JPS63288497A - 半導体メモリ装置のレベルシフト回路 - Google Patents

半導体メモリ装置のレベルシフト回路

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JPS63288497A
JPS63288497A JP62300303A JP30030387A JPS63288497A JP S63288497 A JPS63288497 A JP S63288497A JP 62300303 A JP62300303 A JP 62300303A JP 30030387 A JP30030387 A JP 30030387A JP S63288497 A JPS63288497 A JP S63288497A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＣＭＯ８半導体メモリ装置にＪ３ける入出力
バスのレベルシフト装置に関し、特に０ＭＯ８ＤＲＡＭ
におけるスタティックコラム方式の入出力回路の入出カ
バスレベルシフトに関するものである。
高速低消費電力の動作ができ、ファーストページモード
（Ｆａｓｔ　Ｐａｇｅ　Ｍｏｄｅ　）スタティックコラ
ムモード（Ｓｔｕｔｉｃ　Ｃｏ１ｕｓｎ　Ｍｏｄｅ　）
など、使用者が使用するのに良好な動作モードを周辺ク
ロック発生回路の回路数を減少させて設計することがで
き、安定な動作特性を有することができるという点から
最近、半導体製造会社等はＣＭＯ８ＤＲＡＭ（Ｄｙｎａ
ｍｉｃ　　Ｒａｎｄｏｍ　　ＡｃｃｅｓｓＭｅｍｏｒｙ
）を開発して製造している。
今までに良く知られている０ＭＯ８ＤＲＡＭの設計技術
としてローアドレスストローブ（ＲｏｗＡ　ｄｄｒｅｓ
ｓ　　Ｓ　ｔｒｏｂｅ　：以下ＲＡＳという）信号と関
連された回路においては、今までのＮＭＯ８ＤＲＡＭか
ら採用してきた動的動作方式を使用し、コラムアドレス
ストローブ（Ｃｏｌｕｍｎ　Ａ　ｄｄｒｅｓｓＳ　ｔｒ
ｏｂｅ　：以下ＣＡＳという）信号と関連された回路に
対しては０ＭＯ８特性を利用した静的動作方式を使用す
る方式が採用されている。従って、コラムアドレス信号
と関連された最も重要な部分が入出力センスアンプとそ
の周辺回路である。
従って、入出力センスアンプの動作も静的動作として採
用されており、通常のＣＭＯ８差動増幅器を使用したシ
ングルエンディド出力差動増幅（Ｓｉｎａｌｅ　Ｅｎｄ
ｅｄ　　０ｕｔ−ｐｕｔ　　ＤｉＨｅｒｅｎｔｉａｌ　
）方式が安定された動作方式として採用されている。
また高速のスタティックコラムモード、ベージモード動
作のために、一般的に入出力バスＩ１０．１１０間の差
信号を１ボルト内に制限しているが、この差信号を増幅
するのが上記入出力センスアンプの主な目的である。一
方、ＤＲＡＭの特性上上記□入出力バスＩ／Ｏ、Ｉ／Ｏ
のプリチャージレベルを電源供給電圧ＶＣＣにしてこそ
電圧バンプ（３ｕｍｐ）などの問題を減少させることが
できる。
しかしながら、電源供給電圧ＶＣＣレベルにおける入出
力Ｉ／Ｏ、Ｉ／Ｏの電圧変化を感知する特性が上記入出
力センスアンプは極めて悪化するが、これは電源供給電
圧ＶＣＣのバイアスレベルで上述の差動増幅器を動作さ
せると差道増幅器の入力端トランジスタが線形動作をす
るためである。　従って、上記差動増幅器入力端トラン
ジスタを飽和領域で動作させて微小の入出力バスＩ／Ｏ
、■１０上の電圧差を大きな利得をもって増幅するため
には、上記入出力バスＩ１０とＩ１０上の信号をレベル
シフトして上記入出力センスアンプとなる差動増幅器に
入力させる必要がある。
上記のごとき目的を達成するための回路として従来に使
用されたレベルシフト方式は、第１図に示したごとき回
路がある。図示しない多数のメモリセルが接続された１
対のビットラインＢＬ、Ｂ石と上記ビットラインと接続
された感知増幅器１と、該感知増幅器１において感知増
幅された上記ビットラインＢＬ、ＢＬの情報をコラムア
ドレスデコーダより出力するパルスφｃにみよる導通に
て上記ビットラインＢＬ、ＢＬの情報を入出力バスＩ／
Ｏ、Ｉ／Ｏに伝達するＮＭＯ３トランジスタＭ１及びＭ
２と、ライトサイクルを除いては口つ状態を維持するパ
ルスφＷによる導通にて電源供給電圧■ＣＣを入出力バ
スＩ／Ｏ、Ｉ／Ｏにプリチャージするプリチャージ回路
２と、アクティブサイクルにおいてハイ状態となって上
記入出力バスＩ／Ｏ、ｌ１０ｆｉｆ圧シフトダウンする
レベルシフト回路３と、上記ビットラインＢＬ、ＢＬか
ら入出力バスＩ／Ｏ、Ｉ／Ｏに伝達されてレベルシフト
された上記Ｉ／Ｏ、Ｉ１０上の電圧差を増幅する差動増
幅器となった入出力センスアンプ４から構成されている
。
入出力センスアンプ４は、ＮＭＯＳトランジスタ等Ｍ８
〜Ｍ＋ｏとＰＭＯＳトランジスタ等Ｐ３〜Ｐ６から構成
された通常のＣＭＯ８差助増差温増幅器上記バスＩ／Ｏ
、Ｉ１０上のデータを感知増幅する際、パルスφｃはハ
イ状態となって動作する。
ＰＭＯ８ｔ−ランジスタＰ３とＰ４とから構成された部
分と、Ｐ５とＰ６とから構成された部分は通常の定電流
源として使用されるＮＭＯＳトランジスタＭ６とＭ７及
びＭ８とＭ９の負荷であり、ライングと８は出力ライン
である。
従って、第１図に示すごときの従来のレベルシフト回路
においては、入出力バスＩ／Ｏ、Ｉｌｏの寄生客員が大
きいため、高速動作をしなければならない上述の動作モ
ードにおいては、速い時間に上記バスＩ／Ｏ、Ｉ／Ｏの
電圧レベルをシフトダウンするために、ＮＭＯＳトラン
ジス９等Ｍ３〜Ｍ５の大きさを増大させなければならな
いし、このことは、電力消耗を増大するという問題点を
生ずる。
従って、本発明の目的は、入出力センスアンプが利得の
大きい範囲内で動作できるように、入出力バスの電圧レ
ベルをシフトする装置を提供することにある。
本発明の他の目的は、高速動作モードに対して速い時間
内にデータをアクセスできる入出カバスレベルシフト装
置を提供することにある。
本発明の更に他の目的は、電力消耗を減少できる動作方
式のレベルシフト装置を提供することにある。
上記のような本発明の目的を達成するために本発明は、
寄生容量の大きな入出力バスライン上に上記入出力バス
ラインの電圧変動状態に能動的に対処して、上記パスラ
インの電圧レベルより所定の電圧のみがダウンされて入
出力センスアンプが高利得の範囲内で動作する回路を提
供することを特徴とする。
以下、本発明を図面を参照して詳細に説明する。
第２図は、本発明にそう０ＭＯ８ＤＲＡＭのレベルシフ
ト回路を示す図であり、本発明にそうレベルシフト回路
５を除いては第１図の従来の回路と同一であって、参照
番号は同一の参照番号を用いた。
また、第２図に示した図は、１個の感知増幅器１と入出
力バスＩ／Ｏ、Ｉ／Ｏ及び入出力センスアンプ４のみを
、示したものであるが、多数の感知増幅器、入出力バス
Ｉ／Ｏ、Ｉ／Ｏ及び入出力センスアンプが１個のＤＲＡ
Ｍチップに内蔵されていることを留意すべきである。
第２図のレベルシフト回路５は、多数の入出力バスライ
ン対中からアドレスによって選択された入出力バスライ
ンを選択するパルスφが、このインバータ５０．６０を
構成するＰＭＯＳトランジスタＰ２０％又はＰ２２とＮ
ＭＯＳトランジスタＭ２０又はＭ２２のゲートに夫夫入
力し、上記夫夫のインバータ５０と６０の出力は、ＰＭ
ＯＳトランジスタＰ２１　とＰ２３のゲートに入力する
とともに、入出力センサアンプ入力ライン３０と４０に
夫夫接続され、上記ＰＭＯ８トランジスタＰ２１とＰ２
３のソースＳは夫夫人力バスライン１０と２０に接続さ
れ、ま″た上記トランジスタＰ２１とＰ２３のドレイン
Ｄは夫夫上記入出力センスアンプ入力ライン３０と４０
に接続される。
また、レベルシフト回路において、ＰＭＯＳトランジス
タＰ２１　とＰ２３はベータレシオ（或は大きざ）が大
きなトランジスタであり、ＮＭＯＳトランジスタＭ２　
ｏ　ｓ　Ｍ２１　はベータレシオ（或は大きさ）が小さ
なトランジスタである。
一方、第３図は、第２図に示す０ＭＯ８ＯＲＡＭの入出
力回路の動作タイミング図を示した図である。
以下、第３図を参照して第２図の動作関係を詳細に説明
する。
今、プリチャージ回路２のクロックφＷは上述のごとく
アクティブサイクルのライトサイクルを除いてはロウ状
態（Ｏボルト）にある。
従って、この時、入出カライン１０と２０はすべて電源
供給電圧ｖＣＣ状態となる。
通常のＤＲＡＭ動作のように、ＲＡＳが０つとなってア
クティブサイクルになると、ロウアドレスデコーダから
出力するアドレスによってワードラインがアクティブ状
態となって感知増幅器１は第３の時間ｔ１において感知
（３ｅｎｓｉｎｏ）動作を開始するようになる。
第３図に示されているのはビットラインが１／２Ｖｃｃ
動作を仮定した場合である。その後、時間ｔ２よりレス
ドア動作がおこりながらビットラインが電源供給電圧Ｖ
ＣＣ状態に充電される。
上記アドレス選択によりビットラインＢＬがメモリセル
に記憶された情報“１″を読み、電荷分配が行なわれた
と仮定すれば、第３図のごとく、ビットラインＢＬはＶ
ＣＣ，ビットラインＢＬはＯボルトに電圧差が（レスド
アとはやや距離がある）生じるようになる。
一方、この際、第２図の入出カライン１０．２０対が選
択されたと仮定すれば、クロックφ言は“１″状ｆ！（
Ｖｃｃボルト）となる。従って、レベルシフト回路５の
第１インバータ５０の出力点であるノード点５１と第２
インバータ６０の出力点６１はすべ”て夫夫ＮＭＯＳト
ランジスタＭ２０とＭ２１の導通によって上記ノード点
５１と６１の電圧は時下するようになる。
結局、ノード点５１と６１の電圧は、夫夫大きな面積を
有するＰＭＯ８トランジスタＰ２１　とＰ２３のスレッ
ショルド電圧ＶＴＰの絶対値ＩＶＴＰ１だけ、ソース側
となる入出力バスライン１０と２０の上述したプリチャ
ージされたｙｃｃの電圧から降下するようになる。
この時、電流は夫夫人出力バスライン１０．２０とＰＭ
ＯＳトランジスタＰ２　＋　とＰ２３のソースドレイン
とノード点５１．６１及びＮＭＯＳトランジスタＭ２０
とＭ２　＋をおして流れ、上記ノード点５１と６１の電
圧は、すべてＶｃｃ−ＩＶＴＰｌがほとんど生ずるよう
になる。
ここにおいて、ＮＭＯＳトランジスタＭ２０とＭ２ｔは
小さく作ることができるが、その理由は入出力センスア
ンプ入力ラインの５ＩＳＳｌ（又は３０．４０）は小さ
い寄生容ｆｆ１（約０．２ｐｆ）を有するためであり、
ＰＭＯＳトランジスタＰ２１とＰ２５は上記トランジス
タＭ２ＧとＭ２　＋　に比して大きく作るのであるが、
このことは、上述のごとく電流が回路を通して流れなが
ら電圧分配がおこるのであるが、ノード点５１と６１の
電圧をＶｃｃ−１ＶＴｐｌ程度になるようにするためで
ある。
従って、上記入出力センスアンプ入力ライン３０．４０
（又はＳＩ、８１）が入力バスライン１０．２０ととも
にＶｃｃの電圧レベル状態にあったと仮定すれば、第３
図の時間ｔ２後、上記ラインＳ■、ＳＩはすべて上記ス
レッショルド電圧１■ＴＰ１だけ降下するようになる。
その後、通常のＤＲＡＭ動作と同様に、図示しないコラ
ムアドレスデコーダより出力するクロックφｃが第３図
の時間ｔ３にハイ状態となり、ＮＭＯＳトランジスタＭ
１及びＭ２がすべて導通状態となるようになる。
従って、この時、ビットラインＢしはｙｃｃ状態であり
、ビットラインＢＬは０ボルト状態であるので、時間ｔ
３後入出力バスライン１０（又はｌ１０）はｖＣＣ状態
を維持し、入出力バスライン２０（又はｌ１０）の寄生
容量に蓄えられた電圧■ＣＣは、上記ビットラインＢＬ
を利用して上記ビットラインを充電するようになって、
第３図に示された部分７０のごとく若干の電圧上昇があ
るようになり、入出力バスラインＩ１０は充電された電
荷を失い第３図に示したようになる。
従って、時間ｔ３後、入出力バスラインＩ１０とＩｌｏ
の上記電圧状態によって、上述と同様の方法にて入出力
センスアンプ入力ラインＳｌとＳＩの電圧状態は上記入
出力バスラインＩ１０と【１０の電圧状態で上述のスレ
ッショルド電圧１ＶＴＰ１だけレベルシフトがおこった
状態で、ｌ１０の電圧変化だけ再び変化して第３図のよ
うになり、上記電圧は入出力センスアンプ４を上°述し
たごとく飽和状態で動作させて高増幅度に差動増幅する
ようになる。。
従って、クロックφ１のアクティブにより上述の電流導
通回路が極めて小さいトランジスタＭ２０　ＳＭ２　＋
をとおして流れ、りＯツクφ１がアクティブ状態となら
なければ電流導通回路がなくなるため、電力消耗が減少
される。
また、電圧ダウンバンプにより電源供給電圧■ＣＣが降
下するか上昇すると、ＰＭＯＳフリチャージトランジス
タＰ１とＰ２をとおして、上記入出力バスライン１０と
２０の充ｆｆｆｆ圧が直ちに電源供給電圧Ｖｃｃを追う
ようになり、バンプ特性が良好になる。
従って、電圧バンプに対しても入出力センスアンプに入
力される電圧は変動模の電源電圧ＶＣＣにｖＴＨだけレ
ベルシフトした（■ＣＣ−ｖＴＨ）となり、電源電圧変
動マージンと係る入出力センスアップの最大利得動作を
図ることができるようになる。
上述の通り、本発明の入出力回路は、電圧バンブに対し
ても能動的に対処し、電力消耗を減少し得るのみならず
、入出力バスラインの電圧バンプによる問題を最少化さ
せ得るし、入出力センスアンプの最大利得動作を図るこ
とができる利点を有するようになる。
【図面の簡単な説明】
第１図は、従来の０ＭＯ８ＤＲＡＭの入出力回路図、第
２図は、本発明にそう０ＭＯ８ＤＲＡＭの入出力回路図
、第３図は、第２図の動作タイミング図である。

Claims (2)

    【特許請求の範囲】
  1. （１）多数のメモリセルが接続されたビットライン対と
    接続された感知増幅器１と、 コラムアドレスデコーダの出力クロックφｃにより上記
    ビットライン対の情報を入出力バスＩ／Ｏ、＠Ｉ／Ｏ＠
    に伝達するトランジスタＭ＿１、Ｍ＿２と、上記入出力
    バスＩ／Ｏ、＠Ｉ／Ｏ＠をライトサイクルを除く時間に
    充電するプリチャージ回路２と、上記感知増幅器１より
    感知増幅されたビットラインＢＬ、＠ＢＬ＠のデータと
    入出力バスＩ／Ｏ、＠Ｉ／Ｏ＠間の電荷分配による上記
    バス上の電圧を感知増幅する入出力センスアンプ４を具
    備した半導体メモリ装置において、 上記プリチャージ回路２と、入出力センスアンプ４間の
    入出力バスＩ／Ｏ、＠Ｉ／Ｏ＠夫々を分離して入出力セ
    ンスアンプ入力ライン３０、４０を形成する分離手段と
    、 上記分離された入出力バスＩ／Ｏ、＠Ｉ／Ｏ＠と上記バ
    スＩ／Ｏ、＠Ｉ／Ｏ＠に対応する上記入出力センスアン
    プ入力ライン３０、４０との電圧差を能動的な所定の値
    に維持する手段にて構成されたレベルシフト回路を具備
    することを特徴とする半導体メモリ装置の入出力回路。
  2. （２）前記分離手段は、ドレインとゲートが接続されド
    レインが上記入出力センスアンプ入力ライン３０、４０
    に接続され、ソースが上記入出力バスＩ／Ｏ、＠Ｉ／Ｏ
    ＠に接続されたＰＭＯＳトランジスタＰ＿２＿１、Ｐ＿
    ２＿３から構成され、前記所定電圧差維持手段は、上記
    入出力バス選択アドレスクロックφ＿１を入力とし出力
    が上記ＰＭＯＳトランジスタＰ＿２＿１、Ｐ＿２＿３の
    ゲートに夫々接続される第１及び第２インバータ５０、
    ６０から構成されることを特徴とする特許請求の範囲第
    １項記載の半導体メモリ装置の入出力回路。
JP62300303A 1986-11-30 1987-11-30 半導体メモリ装置のレベルシフト回路 Granted JPS63288497A (ja)

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