JPH0462943A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0462943A JPH0462943A JP2173051A JP17305190A JPH0462943A JP H0462943 A JPH0462943 A JP H0462943A JP 2173051 A JP2173051 A JP 2173051A JP 17305190 A JP17305190 A JP 17305190A JP H0462943 A JPH0462943 A JP H0462943A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- electrode
- source
- semiconductor
- bonding wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5475—Dispositions of multiple bond wires multiple bond wires connected to common bond pads at both ends of the wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/926—Multiple bond pads having different sizes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体素子チップに形
成する金属電極を改善した半導体装置に関する。
成する金属電極を改善した半導体装置に関する。
従来の半導体装置では、半導体素子チップに形成した金
属電極と外部リード端子をボンディングワイヤを用いて
電気的に接続する際、電流容量の確保あるいはボンディ
ングワイヤの抵抗低減を目的として、両者を２本以上の
ボンディングワイヤで接続する場合がある。
属電極と外部リード端子をボンディングワイヤを用いて
電気的に接続する際、電流容量の確保あるいはボンディ
ングワイヤの抵抗低減を目的として、両者を２本以上の
ボンディングワイヤで接続する場合がある。
第５図ないし第７図は、従来の半導体装置、特に縦型Ｍ
ＯＳＦＥＴの一例であり、第５図は平面図、第６図はそ
のＢ−Ｂ線に沿う拡大断面図、第７図は搭載状態の平面
図である。これらの図において、Ｎ型シリコン基板１に
はＰ型拡散層２．ゲート酸化膜３．デー１−４．Ｎ＋型
拡散層５からなる縦型ＭＯＳＦＥＴ素子が配列形成され
、その表面の層間絶縁膜６上にはゲート４につながるゲ
ト電極７と、Ｎ゛型型数散層５つながるソース電極８が
配設され、裏面にはドレイン領域としてのＮ型シリコン
基板１につながるドレイン電極９が形成されている。
ＯＳＦＥＴの一例であり、第５図は平面図、第６図はそ
のＢ−Ｂ線に沿う拡大断面図、第７図は搭載状態の平面
図である。これらの図において、Ｎ型シリコン基板１に
はＰ型拡散層２．ゲート酸化膜３．デー１−４．Ｎ＋型
拡散層５からなる縦型ＭＯＳＦＥＴ素子が配列形成され
、その表面の層間絶縁膜６上にはゲート４につながるゲ
ト電極７と、Ｎ゛型型数散層５つながるソース電極８が
配設され、裏面にはドレイン領域としてのＮ型シリコン
基板１につながるドレイン電極９が形成されている。
そして、この半導体素子チップＣは、金属性リードフレ
ーム１１のドレイン端子りと一体の素子搭載部１２上に
上に固定され、かつゲート電極７とゲート端子Ｇとを、
またソース電極８とソース端子Ｓとをそれぞれアルミニ
ウム製のボンディングワイヤ１３で接続している。この
とき、ソース電極８とソース端子Ｓとは２本のボンディ
ングワイヤ１３で接続している。
ーム１１のドレイン端子りと一体の素子搭載部１２上に
上に固定され、かつゲート電極７とゲート端子Ｇとを、
またソース電極８とソース端子Ｓとをそれぞれアルミニ
ウム製のボンディングワイヤ１３で接続している。この
とき、ソース電極８とソース端子Ｓとは２本のボンディ
ングワイヤ１３で接続している。
示す平面図である。
上述した従来の縦型ＭＯＳＦＥＴの場合、ボンディング
ワイヤ１３の電流容量としてφ３００μｍ線を２本使用
して、ＤＣ５０Ａを確保することができる。
ワイヤ１３の電流容量としてφ３００μｍ線を２本使用
して、ＤＣ５０Ａを確保することができる。
このような従来の半導体装置では、ソース電極８とソー
ス端子Ｓとを接続する２本のボンディングワイヤ１３の
一方が切断された状態となると、ボンディングワイヤ１
３における電流容量が不足することになる。このため、
定格内の条件で電流を流し続けていてもボンディングワ
イヤ１３ないしソース電極８が溶融され、半導体装置が
ソースオープン状態の故障となる場合がある。
ス端子Ｓとを接続する２本のボンディングワイヤ１３の
一方が切断された状態となると、ボンディングワイヤ１
３における電流容量が不足することになる。このため、
定格内の条件で電流を流し続けていてもボンディングワ
イヤ１３ないしソース電極８が溶融され、半導体装置が
ソースオープン状態の故障となる場合がある。
特に、前記したφ３００μｍのアルミニウム製のボンデ
ィングワイヤでは、その最大定格は２本では直流にて５
０Ａとなるが、１本の場合には直流にて３５〜４０Ａ程
度である。
ィングワイヤでは、その最大定格は２本では直流にて５
０Ａとなるが、１本の場合には直流にて３５〜４０Ａ程
度である。
このため、２本のボンディングワイヤ１３が正しく接続
されいるか否かを検査する必要があり、従来では、自動
特性測定機を用いてドレイン・ソース間のオン抵抗を利
用して検査する方法が提案されている。すなわち、ボン
ディングワイヤ１３が１本の場合と２本の場合とのオン
抵抗の差を利用してボンディングワイヤの断線を検出し
ようとするものである。
されいるか否かを検査する必要があり、従来では、自動
特性測定機を用いてドレイン・ソース間のオン抵抗を利
用して検査する方法が提案されている。すなわち、ボン
ディングワイヤ１３が１本の場合と２本の場合とのオン
抵抗の差を利用してボンディングワイヤの断線を検出し
ようとするものである。
しかしながら、前記したφ３００μｍのアルミニウム製
のボンディングワイヤの抵抗は１ｍΩ程度と極めて少な
く、しかも縦型ＭＯＳＦＥＴのドレイン・ソース間オン
抵抗は少ないものでも２０ｍΩ程度あるので、仮に１本
のボンディングワイヤが断線されたような場合でも、半
導体装置のドレイン・ソース間オン抵抗値の個体差等の
ため、明確に判別することは不可能であった。
のボンディングワイヤの抵抗は１ｍΩ程度と極めて少な
く、しかも縦型ＭＯＳＦＥＴのドレイン・ソース間オン
抵抗は少ないものでも２０ｍΩ程度あるので、仮に１本
のボンディングワイヤが断線されたような場合でも、半
導体装置のドレイン・ソース間オン抵抗値の個体差等の
ため、明確に判別することは不可能であった。
また、エポキシ樹脂等で樹脂封止する構造を有する半導
体装置では、樹脂封止後には外観でボンディングワイヤ
をＶｆ１認することができないため、前記した電気的な
方法で検査・ｌざるを得す、実際にはその検査は不可能
に近いものとなっている。
体装置では、樹脂封止後には外観でボンディングワイヤ
をＶｆ１認することができないため、前記した電気的な
方法で検査・ｌざるを得す、実際にはその検査は不可能
に近いものとなっている。
本発明の目的は、電気的な方法でボンディングワイヤの
断線を検査することを可能にした半導体装置を提供する
ことにある。
断線を検査することを可能にした半導体装置を提供する
ことにある。
本発明の半導体装置は、１つの半導体素子チップに形成
された複数個の半導体素子を複数のグループに分割し、
かつ各グループ毎に独立した複数個の電極を形成し、各
電極毎にボンディングワイヤを用いて同一外部端子に電
気接続している。
された複数個の半導体素子を複数のグループに分割し、
かつ各グループ毎に独立した複数個の電極を形成し、各
電極毎にボンディングワイヤを用いて同一外部端子に電
気接続している。
〔作用］
本発明によれば、複数個の半導体素子を分割してそれぞ
れ独立したボンディングワイヤで接続することで、一部
のボンディングワイヤが断線したときに生じる半導体装
置の特性の変動を利用してボンディングワイヤの断線状
態を検査することが可能となる。
れ独立したボンディングワイヤで接続することで、一部
のボンディングワイヤが断線したときに生じる半導体装
置の特性の変動を利用してボンディングワイヤの断線状
態を検査することが可能となる。
次に、本発明を図面を参照して説明する。
第１図および第２図は本発明の第１実施例を示し、第１
図は半導体素子チップの平面図、第２図はそのＡ−Ａ線
に沿う拡大断面図である。
図は半導体素子チップの平面図、第２図はそのＡ−Ａ線
に沿う拡大断面図である。
この実施例は縦型ＭＯＳＦＥＴで構成しておりＮ型シリ
コン基板１の能動領域に規則的に配列されたＰ型拡散層
２を形成し、各Ｐ型拡散層２にユニットセルを構成して
いる。この上にゲート酸化膜３を形成し、さらにこの上
に多結晶シリコンを所要パターンに形成してゲート４を
形成する。このゲート４は前記Ｐ型拡散層２を囲み、か
つ各ユニットセル間を格子状に連結した形状に形成され
る。
コン基板１の能動領域に規則的に配列されたＰ型拡散層
２を形成し、各Ｐ型拡散層２にユニットセルを構成して
いる。この上にゲート酸化膜３を形成し、さらにこの上
に多結晶シリコンを所要パターンに形成してゲート４を
形成する。このゲート４は前記Ｐ型拡散層２を囲み、か
つ各ユニットセル間を格子状に連結した形状に形成され
る。
また、ゲート４をマスクとしてチャネル領域となるＰ型
拡散層２を最終形成し、同様にゲート４をマスクとして
Ｎ゛型ソース拡散層５を形成する。
拡散層２を最終形成し、同様にゲート４をマスクとして
Ｎ゛型ソース拡散層５を形成する。
さらに、ＣＶＤ法により層間絶縁膜０を成長し、この層
間絶縁膜６にはゲート４、ソース拡散層５にそれぞれ対
応する窓を開設し、この窓を含む半導体基板１の上面に
アルミニウムを蒸着し、かつこれをパターン形成するこ
とで、ゲート電極７とソース電極８を形成する。このと
き、ソース電極８は、任意の数のユニットセル毎にグル
ープ分ＬＪし、かつグループ毎にそれぞれ独立して設け
ている。この実施例では、ユニットセルを２分し、第１
のソース電極８Ａと第２のソース電極８Ｂとに分けて構
成している。
間絶縁膜６にはゲート４、ソース拡散層５にそれぞれ対
応する窓を開設し、この窓を含む半導体基板１の上面に
アルミニウムを蒸着し、かつこれをパターン形成するこ
とで、ゲート電極７とソース電極８を形成する。このと
き、ソース電極８は、任意の数のユニットセル毎にグル
ープ分ＬＪし、かつグループ毎にそれぞれ独立して設け
ている。この実施例では、ユニットセルを２分し、第１
のソース電極８Ａと第２のソース電極８Ｂとに分けて構
成している。
また、半導体基板１の裏面にはｌ・レイン電極９を形成
している。
している。
このように構成された半導体素子チップＣは、第３図に
示すように、リードフレーム１１のｌ°レイン端子りと
一体に設けた素子搭載部１２＋に搭載するとともに、ゲ
ート電極７とケート端子Ｇとの間、第１および第２のソ
ース電極８△、８Ｂとソース端子Ｓとの間をそれぞれア
ルミニウム製のボンディングワイヤ１３で電気接続する
。
示すように、リードフレーム１１のｌ°レイン端子りと
一体に設けた素子搭載部１２＋に搭載するとともに、ゲ
ート電極７とケート端子Ｇとの間、第１および第２のソ
ース電極８△、８Ｂとソース端子Ｓとの間をそれぞれア
ルミニウム製のボンディングワイヤ１３で電気接続する
。
したがって、この構成によれば、縦型ＭＯＳＦＥＴを動
作させた場合、第１および第２のソース電極８Ａ、８Ｂ
に対応して分割されたユニットセルを流れる電流は、各
々の電極８Ａ、８Ｂに接続されたボンディングワイヤ１
３に流れることになり電流も分割される。
作させた場合、第１および第２のソース電極８Ａ、８Ｂ
に対応して分割されたユニットセルを流れる電流は、各
々の電極８Ａ、８Ｂに接続されたボンディングワイヤ１
３に流れることになり電流も分割される。
このため、ソース電極８Ａ、８Ｂの一方のボンディング
ワイヤ１３が脱落あるいは切断されたような場合には、
動作するユニットセルが制限されるため、電気的な特性
が大きく変動され、この変動は自動特性測定機によって
容易に検出することができる。この実施例では、ユニッ
トセルは１／２に分割されて第１および第２のソース電
極８Ａ８Ｂに接続されているため、一方のボンディング
ワイヤ１３に不具合が生したときには、ドレイン・ソー
ス間の抵抗が通常の約２倍となる。
ワイヤ１３が脱落あるいは切断されたような場合には、
動作するユニットセルが制限されるため、電気的な特性
が大きく変動され、この変動は自動特性測定機によって
容易に検出することができる。この実施例では、ユニッ
トセルは１／２に分割されて第１および第２のソース電
極８Ａ８Ｂに接続されているため、一方のボンディング
ワイヤ１３に不具合が生したときには、ドレイン・ソー
ス間の抵抗が通常の約２倍となる。
これにより、樹脂封止型半導体装置のように、外部から
ボンディングワイヤを確認できない半導体装置において
も、正確にボンディングワイヤの断線状態を検査するこ
とが可能となる。
ボンディングワイヤを確認できない半導体装置において
も、正確にボンディングワイヤの断線状態を検査するこ
とが可能となる。
第４図は本発明の第２実施例を示す平面間であり、ここ
では論理回路部と電流制御を行−１Ｍ０３ＦＥＴを同一
半導体基板上に配置したパワー１ｃを示している。すな
わち、第４図Ｑこおいて、半導体素子チップは、論理回
路部２１の入出力用端子として複数個のアルミニウム電
極２２を有している。また、電流制御を行う縦型Ｍ Ｏ
Ｓ Ｆ Ｒ７部は５分割したアルミニウム電極２３Ａ〜
２３ト〕をイ１している。
では論理回路部と電流制御を行−１Ｍ０３ＦＥＴを同一
半導体基板上に配置したパワー１ｃを示している。すな
わち、第４図Ｑこおいて、半導体素子チップは、論理回
路部２１の入出力用端子として複数個のアルミニウム電
極２２を有している。また、電流制御を行う縦型Ｍ Ｏ
Ｓ Ｆ Ｒ７部は５分割したアルミニウム電極２３Ａ〜
２３ト〕をイ１している。
この実施例のパワーＩＣの例では、論理回路部は一般的
にφ２５〜３０μｍの金線を用いて、外部リード端子と
接続される。これは、通常のＩＣ絹ｉ（設備の仕様上、
あるいはアルミニウム電極の面積効率上も優れるからで
ある。
にφ２５〜３０μｍの金線を用いて、外部リード端子と
接続される。これは、通常のＩＣ絹ｉ（設備の仕様上、
あるいはアルミニウム電極の面積効率上も優れるからで
ある。
一方、電流制御用の縦型ＭＯＳＦＥＴ部も同一線径の金
線をボンディングワイヤとして使用し７、各アルミニウ
ム電極２３Ａ〜２３Ｅに対してそれぞれ接続する。この
場合、２５〜３０μｍ径の金線はモールド樹脂の封入工
程で切断してしまう場合があり、本発明を摘要すること
で、万一発生した不良品を選別除去する方法が有効とな
る。
線をボンディングワイヤとして使用し７、各アルミニウ
ム電極２３Ａ〜２３Ｅに対してそれぞれ接続する。この
場合、２５〜３０μｍ径の金線はモールド樹脂の封入工
程で切断してしまう場合があり、本発明を摘要すること
で、万一発生した不良品を選別除去する方法が有効とな
る。
なお、本発明は縦型Ｍ ＯＳ Ｆ Ｅ Ｔのソース側電
極に限られたものではないことは言うまでもない。
極に限られたものではないことは言うまでもない。
また、使用するボンディングワイヤについても金線、ア
ルミニウム線以外においても全く同様である。
ルミニウム線以外においても全く同様である。
さらに、半導体チップ表面の金属電極の分割方法につい
てもボンディングワイヤの配置等を考慮すれば種々のも
のが考えられる。
てもボンディングワイヤの配置等を考慮すれば種々のも
のが考えられる。
以上説明したように本発明は、複数個の半導体素子を分
割してそれぞれ独立したボンディングワイ・ヤで接続し
ているので、一部のボンディングワイヤが断線したとき
には動作する素子数が限定されることになり、これによ
って半導体装置の特性が大きく変動され、この特性を特
性測定機等で検出することで、ボンディングワイヤの断
線状態を電気的に容易に検査することが可能となる。
割してそれぞれ独立したボンディングワイ・ヤで接続し
ているので、一部のボンディングワイヤが断線したとき
には動作する素子数が限定されることになり、これによ
って半導体装置の特性が大きく変動され、この特性を特
性測定機等で検出することで、ボンディングワイヤの断
線状態を電気的に容易に検査することが可能となる。
】 ０
第１図は本発明の第１実施例の半導体素子チップの平面
図、第２図は第１図のＡ−Ａ線に沿・う拡大断面図、第
３図は第１図の半導体素子チップの搭載状態を示す平面
図、第４図は本発明の第２実施例の平面図、第５図は従
来の半導体素子チップの平面図、第６図は第５図のＢ−
Ｂ線に沿う断面図、第７図は第５図の半導体素子チップ
の搭載状態を示す平面図である。 １・・・Ｎ型シリコン基板、２・・・Ｐ型拡散層、３・
・・ゲート酸化膜、４・・・ゲート、５・・・Ｎ゛型型
数散層６・・・層間絶縁膜、７・・・ゲート電極、８・
・・ソース電極、８Ａ・・・第１ソース電極、８Ｂ・・
・第２ソース電極、９・・・ドレイン電極、１１・・・
リードフレーム、１２・・・素子搭載部、１３・・・ボ
ンディングワイヤ、２１・・・論理回路部、２２・・・
アルミニウム電極、２３Ａ〜２３Ｅ・・・アルミニウム
電極。 第 図 第６ 図
図、第２図は第１図のＡ−Ａ線に沿・う拡大断面図、第
３図は第１図の半導体素子チップの搭載状態を示す平面
図、第４図は本発明の第２実施例の平面図、第５図は従
来の半導体素子チップの平面図、第６図は第５図のＢ−
Ｂ線に沿う断面図、第７図は第５図の半導体素子チップ
の搭載状態を示す平面図である。 １・・・Ｎ型シリコン基板、２・・・Ｐ型拡散層、３・
・・ゲート酸化膜、４・・・ゲート、５・・・Ｎ゛型型
数散層６・・・層間絶縁膜、７・・・ゲート電極、８・
・・ソース電極、８Ａ・・・第１ソース電極、８Ｂ・・
・第２ソース電極、９・・・ドレイン電極、１１・・・
リードフレーム、１２・・・素子搭載部、１３・・・ボ
ンディングワイヤ、２１・・・論理回路部、２２・・・
アルミニウム電極、２３Ａ〜２３Ｅ・・・アルミニウム
電極。 第 図 第６ 図
Claims (1)
- 【特許請求の範囲】 １、１つの半導体素子チップに、並列接続され得る複数
個の半導体素子を形成してなる半導体装置において、前
記半導体素子を複数のグループに分割し、かつ各グルー
プ毎に独立した複数個の電極を形成し、各電極毎にボン
ディングワイヤを用いて同一外部端子に電気接続したこ
とを特徴とする半導体装置。 ２、ＭＯＳＦＥＴチップに形成した複数個の縦型ＭＯＳ
ＦＥＴ素子のソース電極を複数個の素子毎に分割し、各
ソース電極をそれぞれボンディングワイヤによりリード
フレームの同一ソース端子に電気接続してなる特許請求
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173051A JP2924107B2 (ja) | 1990-06-30 | 1990-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173051A JP2924107B2 (ja) | 1990-06-30 | 1990-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0462943A true JPH0462943A (ja) | 1992-02-27 |
| JP2924107B2 JP2924107B2 (ja) | 1999-07-26 |
Family
ID=15953307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173051A Expired - Fee Related JP2924107B2 (ja) | 1990-06-30 | 1990-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924107B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056029A (ja) * | 1996-08-12 | 1998-02-24 | Toshiba Corp | 半導体装置およびその計測方法 |
| JP2008140969A (ja) * | 2006-12-01 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びその製造方法 |
-
1990
- 1990-06-30 JP JP2173051A patent/JP2924107B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056029A (ja) * | 1996-08-12 | 1998-02-24 | Toshiba Corp | 半導体装置およびその計測方法 |
| JP2008140969A (ja) * | 2006-12-01 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924107B2 (ja) | 1999-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100731270B1 (ko) | 테스트 가능한 정전기 방전 보호 회로 | |
| US6300146B1 (en) | Hybrid package including a power MOSFET die and a control and protection circuit die with a smaller sense MOSFET | |
| US8564112B2 (en) | Semiconductor device | |
| US9761663B2 (en) | Semiconductor device | |
| US4789882A (en) | High power MOSFET with direct connection from connection pads to underlying silicon | |
| KR101204139B1 (ko) | Ｄｃ／ｄｃ 컨버터용 반도체장치 | |
| JP2019114727A (ja) | パワーモジュールおよび電力変換装置 | |
| JPH04361571A (ja) | Ｍｏｓ型半導体装置 | |
| JPH0832060A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2987088B2 (ja) | Ｍｏｓ技術電力デバイスチィップ及びパッケージ組立体 | |
| US6252256B1 (en) | Overvoltage protection circuit | |
| KR101065165B1 (ko) | 반도체 장치 패키지의 본드 와이어 재 루트를 위한 디스크리트 도전층을 사용한 반도체 장치 | |
| JPH09237799A (ja) | 誘電体分離型半導体装置 | |
| US6809348B1 (en) | Semiconductor device and method for manufacturing the same | |
| CN101582421B (zh) | 可测试静电放电保护电路 | |
| US5418383A (en) | Semiconductor device capable of previously evaluating characteristics of power output element | |
| JP4179491B2 (ja) | 半導体装置及びその製造方法、ならびにその特性評価方法 | |
| JP2924107B2 (ja) | 半導体装置 | |
| JPS61194747A (ja) | 樹脂封止型半導体集積回路装置 | |
| US8581660B1 (en) | Power transistor partial current sensing for high precision applications | |
| US7429785B2 (en) | Stacked integrated circuit chip assembly | |
| CN117059602A (zh) | 半导体器件 | |
| US4998160A (en) | Substrate power supply contact for power integrated circuits | |
| JPH08191145A (ja) | 絶縁ゲート型半導体素子およびその製造方法 | |
| US20250087622A1 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |