JPH0463437A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0463437A JPH0463437A JP2177022A JP17702290A JPH0463437A JP H0463437 A JPH0463437 A JP H0463437A JP 2177022 A JP2177022 A JP 2177022A JP 17702290 A JP17702290 A JP 17702290A JP H0463437 A JPH0463437 A JP H0463437A
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- Japan
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- gate electrode
- fet
- type
- gate electrodes
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯ３−ＦＥＴのような電界効果型トラン
ジスタの複数個が混在形成された半導体集積回路装置に
係り、−詳しくはミ混在形成された電界効果型トランジ
スタそれぞれのチャネル長を互いに揃えるための技術に
関する。
ジスタの複数個が混在形成された半導体集積回路装置に
係り、−詳しくはミ混在形成された電界効果型トランジ
スタそれぞれのチャネル長を互いに揃えるための技術に
関する。
従来から、この種の半導体集積回路装置としては、微細
化された複数個のＭＯ８−ＦＥＴによって構成されたＭ
Ｏ３集積回路装置が最もよく知られている。そこで、本
発明の説明においては、半導体集積回路装置がＭＯ３集
積回路装置であるものとし、かつ、このＭＯ３集積回路
装置がｎチャネル型ＭＯ３−ＦＥＴの複数個によって構
成されているものとして説明する。
化された複数個のＭＯ８−ＦＥＴによって構成されたＭ
Ｏ３集積回路装置が最もよく知られている。そこで、本
発明の説明においては、半導体集積回路装置がＭＯ３集
積回路装置であるものとし、かつ、このＭＯ３集積回路
装置がｎチャネル型ＭＯ３−ＦＥＴの複数個によって構
成されているものとして説明する。
なお、ＭＯ３−ＦＥＴとしては、第６図（ａ）、（ｂ）
で構成を示すように、単一本のゲート電極を備え、かつ
、チャネル長の小さい単一ゲート電極型といわれるもの
と、第８図（ａ） 、 （ｂ）で構成を示すように、複
数本のゲート電極を備えることによってチャネル長の大
きい複数ゲート電極型といわれるものとがある。そして
、−船釣なＭＯ３集積回路装置においては、単一ゲート
電極型及び複数ゲート・電極型といわれるＭＯＳ −Ｆ
ＥＴが、ともに同一のチップ上に混在して形成される
のが通常である。
で構成を示すように、単一本のゲート電極を備え、かつ
、チャネル長の小さい単一ゲート電極型といわれるもの
と、第８図（ａ） 、 （ｂ）で構成を示すように、複
数本のゲート電極を備えることによってチャネル長の大
きい複数ゲート電極型といわれるものとがある。そして
、−船釣なＭＯ３集積回路装置においては、単一ゲート
電極型及び複数ゲート・電極型といわれるＭＯＳ −Ｆ
ＥＴが、ともに同一のチップ上に混在して形成される
のが通常である。
そこで、以下の説明では、まず、単一ゲート電極型のＭ
Ｏ３−ＦＥＴについて述べたのち、複数ゲ−ト電極型に
ついて述べることとする。
Ｏ３−ＦＥＴについて述べたのち、複数ゲ−ト電極型に
ついて述べることとする。
第６図（ａ）は単一ゲート電極型といわれるｎチャネル
型ＭＯＳ −Ｆ ＥＴの製作途中工程における概略構造
を示す平面図であり、第６図（ｂ）は第６図（ａ）のＢ
−Ｂ線に沿う切断構造を示す断面図である。そして、こ
れらの図における符号１はｐ型とされたシリコン基板、
２は素子分離用絶縁膜、３はＭＯＳ−ＦＥＴのチャネル
を覆うゲート絶縁膜、４はそのゲート電極であり、５は
素子分離用絶縁膜２及びゲート電極４を覆う層間絶縁膜
である。また、符号６．７はｎ４型とされたＭＯＳＦＥ
Ｔのソース及びドレイン領域であり、これらのソース及
びドレイン領域６，７の電気的接続は層間絶縁膜５に形
成されたコンタクトホール８゜９を介して行われる。さ
らに、符号１０はゲート電極４の電気的接続を行うため
のコンタクトホール、１１は素子分離用絶縁膜２の境界
を示すフィールドパターンであり、ＬｌはＭＯＳ−ＦＥ
Ｔのチャネル長を決定することになるゲート電極４のパ
ターン幅を示している。
型ＭＯＳ −Ｆ ＥＴの製作途中工程における概略構造
を示す平面図であり、第６図（ｂ）は第６図（ａ）のＢ
−Ｂ線に沿う切断構造を示す断面図である。そして、こ
れらの図における符号１はｐ型とされたシリコン基板、
２は素子分離用絶縁膜、３はＭＯＳ−ＦＥＴのチャネル
を覆うゲート絶縁膜、４はそのゲート電極であり、５は
素子分離用絶縁膜２及びゲート電極４を覆う層間絶縁膜
である。また、符号６．７はｎ４型とされたＭＯＳＦＥ
Ｔのソース及びドレイン領域であり、これらのソース及
びドレイン領域６，７の電気的接続は層間絶縁膜５に形
成されたコンタクトホール８゜９を介して行われる。さ
らに、符号１０はゲート電極４の電気的接続を行うため
のコンタクトホール、１１は素子分離用絶縁膜２の境界
を示すフィールドパターンであり、ＬｌはＭＯＳ−ＦＥ
Ｔのチャネル長を決定することになるゲート電極４のパ
ターン幅を示している。
このＭＯＳ−ＦＥＴの製作手順を、第７図（ａ）〜（ｅ
）で示す工程断面図に基づいて説明する。
）で示す工程断面図に基づいて説明する。
まず、シリコン基板１の表面上に素子分離用絶縁膜２及
びゲート絶縁膜３となるべき絶縁膜１２を形成したのち
、その表面を全面的に覆うポリシリコン膜１３を形成す
る（第７［Ｄ（ａ）参照）。つぎに、ポジ型（もしくは
ネガ型）のフォトレジストを塗布してポリシリコン膜１
３を全面的に覆ったのち、ゲート電極４を形成するため
に必要となるフォトレジスト膜１４の露光不可領域１４
ａのみをマスキングし、縮小投影露光装置などを用いる
ことによってマスキングされていないフォトレジスト膜
１４の露光領域１４ｂに光を照射して露光を行う（第７
図（ｂ）参照）、そこで、露光が終了したのちに現像を
行うと、フォトレジスト膜１４がポジ型である場合、ポ
リシリコンＭ１３上には露光不可領域１４ａのみが除去
されずに残存することになる（第７図（ｃ）参照）。そ
して、このときの露光不可領域１４ａのパターン幅Ｌｌ
（Ｒ）が、ＭＯＳ−ＦＥＴのチャネル長を決める大きな
要因となる。
びゲート絶縁膜３となるべき絶縁膜１２を形成したのち
、その表面を全面的に覆うポリシリコン膜１３を形成す
る（第７［Ｄ（ａ）参照）。つぎに、ポジ型（もしくは
ネガ型）のフォトレジストを塗布してポリシリコン膜１
３を全面的に覆ったのち、ゲート電極４を形成するため
に必要となるフォトレジスト膜１４の露光不可領域１４
ａのみをマスキングし、縮小投影露光装置などを用いる
ことによってマスキングされていないフォトレジスト膜
１４の露光領域１４ｂに光を照射して露光を行う（第７
図（ｂ）参照）、そこで、露光が終了したのちに現像を
行うと、フォトレジスト膜１４がポジ型である場合、ポ
リシリコンＭ１３上には露光不可領域１４ａのみが除去
されずに残存することになる（第７図（ｃ）参照）。そ
して、このときの露光不可領域１４ａのパターン幅Ｌｌ
（Ｒ）が、ＭＯＳ−ＦＥＴのチャネル長を決める大きな
要因となる。
引き続き、この残存する露光不可領域１４ａをマスクと
する異方性エツチング、例えば、反応性イオンエツチン
グ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）を
行うことによってポリシリコン膜１３の不要部分を除去
すると、露光不可領域１４ａで覆われたポリシリコン膜
１３が部分的に残存することになり、ゲート電極４が形
成される（第７図（ｄ）参照）。
する異方性エツチング、例えば、反応性イオンエツチン
グ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ）を
行うことによってポリシリコン膜１３の不要部分を除去
すると、露光不可領域１４ａで覆われたポリシリコン膜
１３が部分的に残存することになり、ゲート電極４が形
成される（第７図（ｄ）参照）。
そして、このときのゲート電極４のパターン幅Ｌ１が、
ＭＯＳ−ＦＥＴのチャネル長を決定することになる。つ
ぎに、この露光不可領域１４ａをマスクとしてｎ′″型
不純物の注入を行ったのち、露光不可領域１４ａ及び絶
縁膜１２の不要部分を除去してｎ４型不純物の熱拡散を
行うと、ゲート電極４の両側に位置するシリコン基板１
内にはｎ°型のソース及びドレイン領域６，７が形成さ
れる（第７図（ｅ）参照）、さらに、層間絶縁膜５を形
成したのち、この眉間絶縁膜５にコンタクトホール８〜
１０を形成すると、第６図（ａ） 、 （ｂ）で示した
構成の単一ゲート電極型といわれるｎチャネル型ＭＯ３
−ＦＥＴが完成することになる。
ＭＯＳ−ＦＥＴのチャネル長を決定することになる。つ
ぎに、この露光不可領域１４ａをマスクとしてｎ′″型
不純物の注入を行ったのち、露光不可領域１４ａ及び絶
縁膜１２の不要部分を除去してｎ４型不純物の熱拡散を
行うと、ゲート電極４の両側に位置するシリコン基板１
内にはｎ°型のソース及びドレイン領域６，７が形成さ
れる（第７図（ｅ）参照）、さらに、層間絶縁膜５を形
成したのち、この眉間絶縁膜５にコンタクトホール８〜
１０を形成すると、第６図（ａ） 、 （ｂ）で示した
構成の単一ゲート電極型といわれるｎチャネル型ＭＯ３
−ＦＥＴが完成することになる。
つぎに、第８図（ａ） 、 （ｂ）に基づき、チャネル
長の大きなものを得たい場合に使用される複数ゲート電
極型といわれるｎチャネル型ＭＯ３−ＦＥＴについて説
明する。
長の大きなものを得たい場合に使用される複数ゲート電
極型といわれるｎチャネル型ＭＯ３−ＦＥＴについて説
明する。
第８図（ａ）は複数ゲート電極型といわれるｎチャネル
型ＭＯＳ −Ｆ ＥＴの製作途中工程における概略構造
を示す平面図であり、第８図（ｂ）は第８図（ａ）のＢ
−Ｂ線に沿う切断構造を示す断面図である。なお、この
複数ゲート電極型といわれるＭＯＳ−ＦＥＴと単一ゲー
ト電極型のＭＯＳ−ＦＥＴとの相違点は、図から明らか
なように、単一本であったゲート電極４が複数本に分割
（図では、３分割）されている点にあるから、第８図（
ａ） 、 （ｂ）において第６図（ａ） 、 （ｂ）と
互いに同一もしくは相当する部分については同一符号を
付し、ここでの詳しい説明は省略する。
型ＭＯＳ −Ｆ ＥＴの製作途中工程における概略構造
を示す平面図であり、第８図（ｂ）は第８図（ａ）のＢ
−Ｂ線に沿う切断構造を示す断面図である。なお、この
複数ゲート電極型といわれるＭＯＳ−ＦＥＴと単一ゲー
ト電極型のＭＯＳ−ＦＥＴとの相違点は、図から明らか
なように、単一本であったゲート電極４が複数本に分割
（図では、３分割）されている点にあるから、第８図（
ａ） 、 （ｂ）において第６図（ａ） 、 （ｂ）と
互いに同一もしくは相当する部分については同一符号を
付し、ここでの詳しい説明は省略する。
すなわち、第８図（ａ） 、 （ｂ）における符号４ａ
〜４ｃは互いに所定間隔Ｓだけ離間して形成されたゲー
ト電極であり、Ｌ、はＭＯＳ−ＦＥＴの両端に位置する
ゲート電極４ａ、４ｃのパターン幅、また、Ｌ、は中央
に位置するゲート電極４ｂのパターン幅を示している。
〜４ｃは互いに所定間隔Ｓだけ離間して形成されたゲー
ト電極であり、Ｌ、はＭＯＳ−ＦＥＴの両端に位置する
ゲート電極４ａ、４ｃのパターン幅、また、Ｌ、は中央
に位置するゲート電極４ｂのパターン幅を示している。
なお、これらのゲート電極４ａ〜４Ｃの離間間隔ＳはＭ
Ｏ３−ＦＥＴを設計する際に設定されるものであり、例
えば、コンタクトホール８．９の径を０．５μｍとし、
これらの端とゲート電極４３〜４Ｃそれぞれの端との距
離を０．３μｍとした場合の離間間隔Ｓは１．１μｍと
なる。
Ｏ３−ＦＥＴを設計する際に設定されるものであり、例
えば、コンタクトホール８．９の径を０．５μｍとし、
これらの端とゲート電極４３〜４Ｃそれぞれの端との距
離を０．３μｍとした場合の離間間隔Ｓは１．１μｍと
なる。
引き続き、この複数ゲート電極型といわれるｎチャネル
型ＭＯ８−ＦＥＴの製作手順について説明するが、この
ＭＯ３−ＦＥＴの製作手順は、第７図（ａ）〜＜ｅ）に
基づいて説明した単一ゲート電極型の製作手順と同様で
あるから、ここでは、第７図（ｂ）〜（ｄ）と対応する
第９図（ａ） 〜（ｃ）で示す工程断面図に基づき、説
明が必要な工程についてのみ述べることとする。
型ＭＯ８−ＦＥＴの製作手順について説明するが、この
ＭＯ３−ＦＥＴの製作手順は、第７図（ａ）〜＜ｅ）に
基づいて説明した単一ゲート電極型の製作手順と同様で
あるから、ここでは、第７図（ｂ）〜（ｄ）と対応する
第９図（ａ） 〜（ｃ）で示す工程断面図に基づき、説
明が必要な工程についてのみ述べることとする。
まず、第７図（ａ）に基づいて説明したと同一の手順に
より、素子分離用絶縁膜２及び絶縁膜１２を覆うポリシ
リコン膜１３上に、フォトレジスト膜１４を形成してお
く。そののち、互いに所定間隔Ｓだけ離間したゲート電
極４２〜４ｃを形成するために必要となるフォトレジス
ト膜１４の露光不可領域１４Ｃ，１４ｄをマスキングし
たうえ、縮小投影露光装置などを用いることによってマ
スキングされていないフォトレジスト膜１４の露光領域
１４ｅ、１４ｆに光を照射して露光を行う（第９図（ａ
）参照）。
より、素子分離用絶縁膜２及び絶縁膜１２を覆うポリシ
リコン膜１３上に、フォトレジスト膜１４を形成してお
く。そののち、互いに所定間隔Ｓだけ離間したゲート電
極４２〜４ｃを形成するために必要となるフォトレジス
ト膜１４の露光不可領域１４Ｃ，１４ｄをマスキングし
たうえ、縮小投影露光装置などを用いることによってマ
スキングされていないフォトレジスト膜１４の露光領域
１４ｅ、１４ｆに光を照射して露光を行う（第９図（ａ
）参照）。
そこで、露光が終了したのちに現像を行うと、フォトレ
ジスト膜１４がポジ型である場合、ポリシリコン膜１３
上には露光不可領域１４Ｃ，１４ｄが除去されずに残存
していることになる（第９図（ｂ）参照）。そして、こ
のときの露光不可領域１４Ｃ，１４ｄそれぞれのパター
ン幅Ｌｍ （Ｒ）Ｌ３（Ｒ）が、ＭＯ３−ＦＥＴのチャ
ネル長を決める大きな要因となる。
ジスト膜１４がポジ型である場合、ポリシリコン膜１３
上には露光不可領域１４Ｃ，１４ｄが除去されずに残存
していることになる（第９図（ｂ）参照）。そして、こ
のときの露光不可領域１４Ｃ，１４ｄそれぞれのパター
ン幅Ｌｍ （Ｒ）Ｌ３（Ｒ）が、ＭＯ３−ＦＥＴのチャ
ネル長を決める大きな要因となる。
そののち、この残存する露光不可領域１４Ｃ１４ｄをマ
スクとする異方性エツチングによってポリシリコン膜１
３の不要部分を除去すると、互いに所定間隔Ｓだけ離間
したゲート電極４ａ〜４Ｃが形成されることになる（第
９図（ｃ）参照）。
スクとする異方性エツチングによってポリシリコン膜１
３の不要部分を除去すると、互いに所定間隔Ｓだけ離間
したゲート電極４ａ〜４Ｃが形成されることになる（第
９図（ｃ）参照）。
そして、このときのゲート電極４３〜４Ｃのパターン幅
Ｌｔ、Ｌｓそれぞれが、ＭＯ３−ＦＥＴのチャネル長を
決定することになる。さらに、第７図（ｅ）に基づいて
説明したと同様の操作を行うと、シリコン基板１内には
ｎ４型とされたソース及びドレイン領域６．７が形成さ
れ、第８図（ａ） 、 （ｂ）で示した構成の複数ゲー
ト電極型といわれるｎチャネル型ＭＯ３−ＦＥＴが完成
することになる。
Ｌｔ、Ｌｓそれぞれが、ＭＯ３−ＦＥＴのチャネル長を
決定することになる。さらに、第７図（ｅ）に基づいて
説明したと同様の操作を行うと、シリコン基板１内には
ｎ４型とされたソース及びドレイン領域６．７が形成さ
れ、第８図（ａ） 、 （ｂ）で示した構成の複数ゲー
ト電極型といわれるｎチャネル型ＭＯ３−ＦＥＴが完成
することになる。
ところで、−船釣なＭＯ３集積回路装置においては、以
上説明した単一ゲート電極型及び複数ゲート電極型のＭ
ＯＳ −Ｆ ＥＴが、ともに同一のチップ上に混在して
形成されることになる。しかしながら、これらのＭＯＳ
−Ｆ ＥＴを製作する際のパターニングを、例えば、
０．３〜０．５μｍというように微細化した場合には、
各ＭＯ３−ＦＥＴのゲート電極４．４３〜４ｃそれぞれ
のパターン幅Ｌ１〜Ｌ、が等しくなるように設定し、か
つ、同一波長の光を用いることによってフォトレジスト
膜１４の露光を行ったとしても、得られたＭＯＳＦＥＴ
それぞれのチャネル長が互いに揃わず、ばらついてしま
うという不都合が生じることになっていた。
上説明した単一ゲート電極型及び複数ゲート電極型のＭ
ＯＳ −Ｆ ＥＴが、ともに同一のチップ上に混在して
形成されることになる。しかしながら、これらのＭＯＳ
−Ｆ ＥＴを製作する際のパターニングを、例えば、
０．３〜０．５μｍというように微細化した場合には、
各ＭＯ３−ＦＥＴのゲート電極４．４３〜４ｃそれぞれ
のパターン幅Ｌ１〜Ｌ、が等しくなるように設定し、か
つ、同一波長の光を用いることによってフォトレジスト
膜１４の露光を行ったとしても、得られたＭＯＳＦＥＴ
それぞれのチャネル長が互いに揃わず、ばらついてしま
うという不都合が生じることになっていた。
そして、このような不都合は、つぎのような要因に基づ
いて発生すると考えられる。すなわち、まず、単一ゲー
ト電極型のＭＯ３−ＦＥＴにおいては、第７図（ｂ）
、 （ｃ）で示したように、フォトレジスト膜１４を露
光するために照射した光の波長（例えば、ユキシマレー
ザ光では０．２４８μｍ）に対してフォトレジスト膜１
４の露光領域１４ｂが充分な長さを有していることから
、その感光が充分に行われることになる結果、現像によ
って得られた露光不可領域１４ａのパターン幅Ｌｌ（Ｒ
）が細くなる傾向がある。ところが、複数ゲート電極型
のＭＯＳ −Ｆ ＥＴでは、第９図（ａ） 、 （ｂ）
で示したように、露光領域１４ｆの長さは光の波長に対
して充分であるにも拘わらず、露光不可領域１４Ｃ，１
４ｄ間の露光領域１４ｅの長さが光の波長の数倍から１
０倍程度（前述した離間間隔Ｓ、すなわち、露光領域１
４ｅの長さを１，１μｍと設定した場合には、１．１／
０．２４８＝ ４．４倍）に過ぎないため、これらの
露光領域１４ｅは光の回折や反射などによる影響を受け
ることになり、その感光が不充分となる。そこで、これ
らの露光領域１４ｅによって挟まれた露光不可領域１４
ｄのパターン幅Ｌ２ （Ｒ）は太くなる傾向にあるのに
対し、露光領域１４ｅと露光領域１４ｆとによって挟ま
れた露光不可領域１４Ｃのパターン幅Ｌｓ （Ｒ）は細
くなる傾向と太くなる傾向との兼ね合いから両者の平均
的な太さとなる傾向にある。
いて発生すると考えられる。すなわち、まず、単一ゲー
ト電極型のＭＯ３−ＦＥＴにおいては、第７図（ｂ）
、 （ｃ）で示したように、フォトレジスト膜１４を露
光するために照射した光の波長（例えば、ユキシマレー
ザ光では０．２４８μｍ）に対してフォトレジスト膜１
４の露光領域１４ｂが充分な長さを有していることから
、その感光が充分に行われることになる結果、現像によ
って得られた露光不可領域１４ａのパターン幅Ｌｌ（Ｒ
）が細くなる傾向がある。ところが、複数ゲート電極型
のＭＯＳ −Ｆ ＥＴでは、第９図（ａ） 、 （ｂ）
で示したように、露光領域１４ｆの長さは光の波長に対
して充分であるにも拘わらず、露光不可領域１４Ｃ，１
４ｄ間の露光領域１４ｅの長さが光の波長の数倍から１
０倍程度（前述した離間間隔Ｓ、すなわち、露光領域１
４ｅの長さを１，１μｍと設定した場合には、１．１／
０．２４８＝ ４．４倍）に過ぎないため、これらの
露光領域１４ｅは光の回折や反射などによる影響を受け
ることになり、その感光が不充分となる。そこで、これ
らの露光領域１４ｅによって挟まれた露光不可領域１４
ｄのパターン幅Ｌ２ （Ｒ）は太くなる傾向にあるのに
対し、露光領域１４ｅと露光領域１４ｆとによって挟ま
れた露光不可領域１４Ｃのパターン幅Ｌｓ （Ｒ）は細
くなる傾向と太くなる傾向との兼ね合いから両者の平均
的な太さとなる傾向にある。
そのため、当初の設計においては、混在形成されるＭＯ
３−ＦＥＴのゲート電極４．４ａ 〜４ｃそれぞれのパ
ターン幅Ｌ＋ 〜Ｌ、が等しくなるように設定していた
にも拘わらず、ウェハプロセスが終了した時点では、単
一ゲート電極型及び複数ゲート電極型それぞれのＭＯ５
−ＦＥＴのチャネル長を決定するゲート電極４，４ａ〜
４Ｃのパターン幅Ｌ ＋ ”−Ｌ ａが互いに相違して
しまうという不都合が生じていた。また、複数ゲート電
極型とされたＭＯ３−ＦＥＴそのものにおいても、その
両端に位置するゲート電極４ａ、４ｃと中央に位置する
ゲート電極４ｂとでパターン幅Ｌｚ、Ｌｓが異なること
になっていた。
３−ＦＥＴのゲート電極４．４ａ 〜４ｃそれぞれのパ
ターン幅Ｌ＋ 〜Ｌ、が等しくなるように設定していた
にも拘わらず、ウェハプロセスが終了した時点では、単
一ゲート電極型及び複数ゲート電極型それぞれのＭＯ５
−ＦＥＴのチャネル長を決定するゲート電極４，４ａ〜
４Ｃのパターン幅Ｌ ＋ ”−Ｌ ａが互いに相違して
しまうという不都合が生じていた。また、複数ゲート電
極型とされたＭＯ３−ＦＥＴそのものにおいても、その
両端に位置するゲート電極４ａ、４ｃと中央に位置する
ゲート電極４ｂとでパターン幅Ｌｚ、Ｌｓが異なること
になっていた。
本発明は、このような不都合に鑑みて創案されたもので
あって、混在形成された電界効果型トランジスタそれぞ
れのチャネル長を互いに揃えることができ、そのばらつ
きを抑制することができる半導体集積回路装置の提供を
目的としている。
あって、混在形成された電界効果型トランジスタそれぞ
れのチャネル長を互いに揃えることができ、そのばらつ
きを抑制することができる半導体集積回路装置の提供を
目的としている。
本発明は、このような目的を達成するために、単一もし
くは複数のゲート電極を有する複数個の電界効果型トラ
ンジスタが混在形成された半導体集積回路装置であって
、各電界効果型トランジスタのゲート電極の外側それぞ
れに、このゲート電極と所定間隔だけ離間して平行に位
置決めされ、かつ、同一材料からなるダミーパターンを
形成したことを特徴とするものである。
くは複数のゲート電極を有する複数個の電界効果型トラ
ンジスタが混在形成された半導体集積回路装置であって
、各電界効果型トランジスタのゲート電極の外側それぞ
れに、このゲート電極と所定間隔だけ離間して平行に位
置決めされ、かつ、同一材料からなるダミーパターンを
形成したことを特徴とするものである。
上記構成によれば、半導体集積回路装置に混在形成され
た電界効果型トランジスタが単一ゲート電極型であるか
複数ゲート電極型であるかに拘わらず、そのゲート電極
がともに所定間隔だけ離間して平行に位置決めされたダ
ミーパターンによって挟まれていることになる。そこで
、これらのゲート電極を製作する際における露光条件は
、相等しいことになる。
た電界効果型トランジスタが単一ゲート電極型であるか
複数ゲート電極型であるかに拘わらず、そのゲート電極
がともに所定間隔だけ離間して平行に位置決めされたダ
ミーパターンによって挟まれていることになる。そこで
、これらのゲート電極を製作する際における露光条件は
、相等しいことになる。
以下、本発明の実施例を図面に基づいて説明する。なお
、本実施例においては、半導体集積回路装置が複数個の
ｎチャネル型ＭＯＳ −Ｆ ＥＴからなるＭＯ３集積回
路装置であるものとしている。
、本実施例においては、半導体集積回路装置が複数個の
ｎチャネル型ＭＯＳ −Ｆ ＥＴからなるＭＯ３集積回
路装置であるものとしている。
本実施例におけるＭＯ５集積回路装置は、単一ゲート電
極型及び複数ゲート電極型といわれるｎチャネル型ＭＯ
３−ＦＥＴの複数個によって構成されており、これらの
ＭＯ５−ＦＥＴは同一のチップ上に混在して形成されて
いる。そこで、以下の説明においては、まず、第１図（
ａ） 、 （ｂ）及び第２図（ａ）〜（ｅ）に基づいて
単一ゲート電極型といわれるＭＯＳ −Ｆ ＥＴの構成
及び製作手順を説明したのち、第４６ （ａ） 、 （
ｂ）及び第５図（ａ） 〜（ｃ）に基づいて複数ゲート
電極型といわれるＭＯ３−ＦＥＴの構成及び製作手順に
ついて述べることとする。なお、本実施例に係るＭＯ３
−ＦＥＴの全体構成については、後述するダミーパター
ンを設けた点を除き、第６図（ａ） 、 （ｂ）及び第
８図（ａ） 、 （ｂ）で示した従来例と基本的に異な
らないので、互いに同一もしくは相当する部品、部分に
は同一符号を付している。
極型及び複数ゲート電極型といわれるｎチャネル型ＭＯ
３−ＦＥＴの複数個によって構成されており、これらの
ＭＯ５−ＦＥＴは同一のチップ上に混在して形成されて
いる。そこで、以下の説明においては、まず、第１図（
ａ） 、 （ｂ）及び第２図（ａ）〜（ｅ）に基づいて
単一ゲート電極型といわれるＭＯＳ −Ｆ ＥＴの構成
及び製作手順を説明したのち、第４６ （ａ） 、 （
ｂ）及び第５図（ａ） 〜（ｃ）に基づいて複数ゲート
電極型といわれるＭＯ３−ＦＥＴの構成及び製作手順に
ついて述べることとする。なお、本実施例に係るＭＯ３
−ＦＥＴの全体構成については、後述するダミーパター
ンを設けた点を除き、第６図（ａ） 、 （ｂ）及び第
８図（ａ） 、 （ｂ）で示した従来例と基本的に異な
らないので、互いに同一もしくは相当する部品、部分に
は同一符号を付している。
第１図（ａ）は単一ゲート電極型といわれるｎチャネル
型ＭＯ３−ＦＥＴの製作途中工程における概略構造を示
す平面図であり、第１図（ｂ）は第１図（ａ）のＢ−Ｂ
線に沿う切断構造を示す断面図である。そして、これら
の図における符号１はｐ型とされたシリコン基板、２は
素子分離用絶縁膜、３はＭＯ３−ＦＥＴのチャネルを覆
うゲート絶縁膜、４はポリシリコンなどからなるゲート
電極である。さらに、このゲート電極４の外側位置それ
ぞれには、これと所定間隔Ｓだけ離間して平行に位置決
めされ、かつ、ゲート電極４と同一材料であるポリシリ
コンなどからなるダミーパターン１５が素子分離用絶縁
膜２上に形成されている。なお、これらのダミーパター
ン１５はゲート電極４と電気的に分離した状態で形成さ
れており、これらのそれぞれとゲート電極４との離間間
隔Ｓは、前記従来例で説明した複数ゲート電極型といわ
れるＭＯＳ−ＦＥＴにおけるゲート電極４３〜４０同士
の離間間隔Ｓと同一もしくは略等しく設定されている。
型ＭＯ３−ＦＥＴの製作途中工程における概略構造を示
す平面図であり、第１図（ｂ）は第１図（ａ）のＢ−Ｂ
線に沿う切断構造を示す断面図である。そして、これら
の図における符号１はｐ型とされたシリコン基板、２は
素子分離用絶縁膜、３はＭＯ３−ＦＥＴのチャネルを覆
うゲート絶縁膜、４はポリシリコンなどからなるゲート
電極である。さらに、このゲート電極４の外側位置それ
ぞれには、これと所定間隔Ｓだけ離間して平行に位置決
めされ、かつ、ゲート電極４と同一材料であるポリシリ
コンなどからなるダミーパターン１５が素子分離用絶縁
膜２上に形成されている。なお、これらのダミーパター
ン１５はゲート電極４と電気的に分離した状態で形成さ
れており、これらのそれぞれとゲート電極４との離間間
隔Ｓは、前記従来例で説明した複数ゲート電極型といわ
れるＭＯＳ−ＦＥＴにおけるゲート電極４３〜４０同士
の離間間隔Ｓと同一もしくは略等しく設定されている。
また、図中の符号５は素子分離用絶縁膜２、ゲート電極
４及びダミーパターン１５のそれぞれを覆う層間絶縁膜
、６．７はｎ゛型とされたＭＯＳ−ＦＥＴのソース及び
ドレイン領域であり、これらのソース及びドレイン領域
６，７の電気的接続は眉間絶縁［５に形成されたコンタ
クトホール８９を介して行われる。さらに、符号１０は
ゲート電極４の電気的接続を行うためのコンタクトホー
ル、１１は素子分離用絶縁膜２の境界を示すフィールド
パターンであり、ＬはＭＯＳ−ＦＥＴのチャネル長を決
定することになるゲート電極４のパターン幅を示してい
る。
４及びダミーパターン１５のそれぞれを覆う層間絶縁膜
、６．７はｎ゛型とされたＭＯＳ−ＦＥＴのソース及び
ドレイン領域であり、これらのソース及びドレイン領域
６，７の電気的接続は眉間絶縁［５に形成されたコンタ
クトホール８９を介して行われる。さらに、符号１０は
ゲート電極４の電気的接続を行うためのコンタクトホー
ル、１１は素子分離用絶縁膜２の境界を示すフィールド
パターンであり、ＬはＭＯＳ−ＦＥＴのチャネル長を決
定することになるゲート電極４のパターン幅を示してい
る。
このＭＯＳ−ＦＥＴの製作手順を、第２図（ａ）〜（ｅ
）で示す工程断面図に基づいて説明する。
）で示す工程断面図に基づいて説明する。
まず、シリコン基板１の表面上に素子分離用絶縁膜２及
びゲート絶縁膜３となるべき絶縁膜１２を形成したのち
、その表面を全面的に覆うポリシリコン膜１３を形成す
る（第２図（ａ）参照）。つぎに、ポジ型（もしくはネ
ガ型）のフォトレジストを塗布してポリシリコン膜１３
を全面的に覆ったのち、互いに所定間隔Ｓだけ離間した
ゲート電極４及びダミーパターン１５を形成するために
必要となるフォトレジスト膜１４の露光不可領域１４ａ
、１４ｇのみをマスキングし、縮小投影露光装置などを
用いることによってマスキングされていないフォトレジ
スト膜１４の露光領域１４ｈ。
びゲート絶縁膜３となるべき絶縁膜１２を形成したのち
、その表面を全面的に覆うポリシリコン膜１３を形成す
る（第２図（ａ）参照）。つぎに、ポジ型（もしくはネ
ガ型）のフォトレジストを塗布してポリシリコン膜１３
を全面的に覆ったのち、互いに所定間隔Ｓだけ離間した
ゲート電極４及びダミーパターン１５を形成するために
必要となるフォトレジスト膜１４の露光不可領域１４ａ
、１４ｇのみをマスキングし、縮小投影露光装置などを
用いることによってマスキングされていないフォトレジ
スト膜１４の露光領域１４ｈ。
１４ｉに光を照射して露光を行う（第２図（ｂ）参照）
。そこで、露光が終了したのちに現像を行うと、フォト
レジスト膜１４がポジ型である場合、ポリシリコン膜１
３上にはパターン幅Ｌ（Ｒ）の露光不可領域１４ａとと
もに、露光不可領域１４ｇが除去されずに残存すること
になる（第２図（ｃ）参照）。なお、ここでは、光によ
ってフオトレジス）Ｉｔ！１４の露光を行うものとして
いるが、例えば、Ｘ＆？ｌや電子線などによる露光であ
っても同様である。
。そこで、露光が終了したのちに現像を行うと、フォト
レジスト膜１４がポジ型である場合、ポリシリコン膜１
３上にはパターン幅Ｌ（Ｒ）の露光不可領域１４ａとと
もに、露光不可領域１４ｇが除去されずに残存すること
になる（第２図（ｃ）参照）。なお、ここでは、光によ
ってフオトレジス）Ｉｔ！１４の露光を行うものとして
いるが、例えば、Ｘ＆？ｌや電子線などによる露光であ
っても同様である。
引き続き、この残存する露光不可領域１４２１４ｇをマ
スクとする異方性エツチング、例えば、反応性イオンエ
ツチングによってポリシリコン膜１３の不要部分を除去
すると、露光不可領域１４ａ、１４ｇで覆われたポリシ
リコン１Ｉｕ１３が部分的に残存することになり、パタ
ーン幅りのゲート電極４及びダミーパターン１５が形成
される（第２図（ｄ）参照）、つぎに、この露光不可領
域１４８．１４ｇをマスクとしてｎ゛型不純物の注入を
行ったのち、露光不可領域１４ａ、１４ｇ及び絶縁膜１
２の不要部分を除去してｎ゛型不純物の熱拡散を行うと
、ゲート電極４の両側に位置するシリコン基板ｌ内には
ｎ０型のソース及びドレイン領域６，７が形成される（
第２図（ｅ）参照）。さらに、眉間絶縁膜５を形成した
のち、この層間絶縁膜５にコンタクトホール８〜１０を
形成すると、第１図（ａ） 、 （ｂ）で示した構成の
単一ゲート電極型といわれるｎチャネル型ＭＯ３−ＦＥ
Ｔが完成することになる。そこで、このＭＯＳ−ＦＥＴ
のゲート電極４の外側位置それぞれには、これと所定間
隔Ｓだけ離間して平行に位置決めされたダミーパターン
１５が形成されていることになる。
スクとする異方性エツチング、例えば、反応性イオンエ
ツチングによってポリシリコン膜１３の不要部分を除去
すると、露光不可領域１４ａ、１４ｇで覆われたポリシ
リコン１Ｉｕ１３が部分的に残存することになり、パタ
ーン幅りのゲート電極４及びダミーパターン１５が形成
される（第２図（ｄ）参照）、つぎに、この露光不可領
域１４８．１４ｇをマスクとしてｎ゛型不純物の注入を
行ったのち、露光不可領域１４ａ、１４ｇ及び絶縁膜１
２の不要部分を除去してｎ゛型不純物の熱拡散を行うと
、ゲート電極４の両側に位置するシリコン基板ｌ内には
ｎ０型のソース及びドレイン領域６，７が形成される（
第２図（ｅ）参照）。さらに、眉間絶縁膜５を形成した
のち、この層間絶縁膜５にコンタクトホール８〜１０を
形成すると、第１図（ａ） 、 （ｂ）で示した構成の
単一ゲート電極型といわれるｎチャネル型ＭＯ３−ＦＥ
Ｔが完成することになる。そこで、このＭＯＳ−ＦＥＴ
のゲート電極４の外側位置それぞれには、これと所定間
隔Ｓだけ離間して平行に位置決めされたダミーパターン
１５が形成されていることになる。
なお、第１図（ａ）、（ｂ）においては、ダミーパター
ン１５がゲート電極４と電気的に分離され、かつ、素子
分離用ｖＡ縁膜２上に形成されているものとしているが
、これに限定されるものではない。
ン１５がゲート電極４と電気的に分離され、かつ、素子
分離用ｖＡ縁膜２上に形成されているものとしているが
、これに限定されるものではない。
すなわち、例えば、第３図（ａ）で示すように、ダミー
パターン１５がゲート電極４と接続一体化されたもので
あってもよいし、第３図（ｂ）で示すように、これらの
ダミーパターン１５としてＭＯ３集積回路装置を構成す
る他の配線パターン１６を利用してもよい、また、第３
図（ｃ）で示すように、ダミーパターン１５をゲート電
極４と全く同一構成のダミーゲート電極として構成する
ことも可能である。
パターン１５がゲート電極４と接続一体化されたもので
あってもよいし、第３図（ｂ）で示すように、これらの
ダミーパターン１５としてＭＯ３集積回路装置を構成す
る他の配線パターン１６を利用してもよい、また、第３
図（ｃ）で示すように、ダミーパターン１５をゲート電
極４と全く同一構成のダミーゲート電極として構成する
ことも可能である。
つぎに、第４図（ａ） 、 （ｂ）に基づき、複数ゲー
ト電極型といわれるｎチャネル型ＭＯ３−ＦＥＴについ
て説明する。
ト電極型といわれるｎチャネル型ＭＯ３−ＦＥＴについ
て説明する。
第４図（ａ）は複数ゲート電極型といわれるねチャネル
型ＭＯ３−ＦＥＴの製作途中工程における概略構造を示
す平面図であり、第４図（ｂ）は第４図（ａ）のＢ−Ｂ
線に沿う切断構造を示す断面図である。なお、この複数
ゲート電極型といわれるＭＯＳ−ＦＥＴ及び単一ゲート
電極型のＭＯＳ−ＦＥＴの基本構成は互いに共通するも
のであるから、第４図（ａ） 、 （ｂ）において第１
図（ａ） 、 （ｂ）と互いに同一もしくは相当する部
分については同一符号を付し、ここでの詳しい説明は省
略する。
型ＭＯ３−ＦＥＴの製作途中工程における概略構造を示
す平面図であり、第４図（ｂ）は第４図（ａ）のＢ−Ｂ
線に沿う切断構造を示す断面図である。なお、この複数
ゲート電極型といわれるＭＯＳ−ＦＥＴ及び単一ゲート
電極型のＭＯＳ−ＦＥＴの基本構成は互いに共通するも
のであるから、第４図（ａ） 、 （ｂ）において第１
図（ａ） 、 （ｂ）と互いに同一もしくは相当する部
分については同一符号を付し、ここでの詳しい説明は省
略する。
すなわち、この複数ゲート電極型といわれるＭＯＳ−Ｆ
ＥＴにおいては、第４図（ａ） 、 （ｂ）で示すよう
に、ポリシリコンからなるゲート電極４ａ〜４Ｃが互い
に所定間隔Ｓだけ離間した状態で形成されている。そし
て、これらのゲート電極４２〜４Ｃの外側位置それぞれ
には、その両端に位置するゲート電極４ａ、４ｃと所定
間隔Ｓだけ離間して平行に位置決めされ、同一材料であ
るポリシリコンなどからなるダミーパターン１５が素子
分離用絶縁膜２上に形成されている。なお、ここで、ゲ
ート電極４とダミーパターン１５のそれぞれとの離間間
隔Ｓは、ゲート電極４ａ〜４ｃ同士の離間間隔Ｓと同一
もしくは略等しく設定されている。
ＥＴにおいては、第４図（ａ） 、 （ｂ）で示すよう
に、ポリシリコンからなるゲート電極４ａ〜４Ｃが互い
に所定間隔Ｓだけ離間した状態で形成されている。そし
て、これらのゲート電極４２〜４Ｃの外側位置それぞれ
には、その両端に位置するゲート電極４ａ、４ｃと所定
間隔Ｓだけ離間して平行に位置決めされ、同一材料であ
るポリシリコンなどからなるダミーパターン１５が素子
分離用絶縁膜２上に形成されている。なお、ここで、ゲ
ート電極４とダミーパターン１５のそれぞれとの離間間
隔Ｓは、ゲート電極４ａ〜４ｃ同士の離間間隔Ｓと同一
もしくは略等しく設定されている。
つぎに、この複数ゲート電極型といわれるｎチャネル型
ＭＯ３−ＦＥＴの製作手順について説明する。なお、こ
のＭＯＳ−ＦＥＴの製作手順は、第２図（ａ）〜（ｅ）
に基づいて説明した単一ゲート電極型の製作手順と基本
的に同一であるから、ここでは、第２図（ｂ）〜（ｄ）
と対応する第５図（ａ）〜（ｃ）で示す工程断面図に基
づいて相違する工程についてのみ述べることとする。
ＭＯ３−ＦＥＴの製作手順について説明する。なお、こ
のＭＯＳ−ＦＥＴの製作手順は、第２図（ａ）〜（ｅ）
に基づいて説明した単一ゲート電極型の製作手順と基本
的に同一であるから、ここでは、第２図（ｂ）〜（ｄ）
と対応する第５図（ａ）〜（ｃ）で示す工程断面図に基
づいて相違する工程についてのみ述べることとする。
まず、第２図（ａ）に基づいて説明したと同一の手順に
より、素子分離用絶縁膜２及び絶縁膜１２を覆うポリシ
リコン膜１３上に、フォトレジスト＃１４を形成してお
く。そののち、互いに所定間隔Ｓだけ離間したゲート電
極４ａ〜４ｃ及びダミーパターン１５を形成するために
必要となるフォトレジスト膜１４の露光不可領域１４ｊ
、１４ｋをマスキングしたうえ、縮小投影露光装置など
を用いることによってマスキングされていないフォトレ
ジスト膜１４の露光領域１４ｍ、１４ｎに光を照射して
露光を行う（第５図（ａ）参照）。
より、素子分離用絶縁膜２及び絶縁膜１２を覆うポリシ
リコン膜１３上に、フォトレジスト＃１４を形成してお
く。そののち、互いに所定間隔Ｓだけ離間したゲート電
極４ａ〜４ｃ及びダミーパターン１５を形成するために
必要となるフォトレジスト膜１４の露光不可領域１４ｊ
、１４ｋをマスキングしたうえ、縮小投影露光装置など
を用いることによってマスキングされていないフォトレ
ジスト膜１４の露光領域１４ｍ、１４ｎに光を照射して
露光を行う（第５図（ａ）参照）。
そこで、露光が終了したのちに現像を行うと、フォトレ
ジスト膜１４がポジ型である場合、ポリシリコン膜１３
上には露光不可領域１４ｊ、１４ｋが除去されずに残存
していることになる（第５図（ｂ）参照）。そして、こ
のときの露光不可領域１４ｊのパターン輻Ｌ（Ｒ）が、
ＭＯＳ−ＦＥＴのチャネル長を決める大きな要因となる
。
ジスト膜１４がポジ型である場合、ポリシリコン膜１３
上には露光不可領域１４ｊ、１４ｋが除去されずに残存
していることになる（第５図（ｂ）参照）。そして、こ
のときの露光不可領域１４ｊのパターン輻Ｌ（Ｒ）が、
ＭＯＳ−ＦＥＴのチャネル長を決める大きな要因となる
。
そののち、この残存する露光不可領域１４ｊ１４ｋをマ
スクとする異方性エツチングによってポリシリコン膜１
３の不要部分を除去すると、互いに所定間隔Ｓだけ離間
したゲート電極４ａ〜４Ｃ及びダミーパターン１５が形
成されることになる（第５図（ｃ）参照）。そして、こ
のときのゲート電極４３〜４ｃのパターン輻りによって
ＭＯＳＦＥＴのチャネル長が決定される。さらに、第２
図（ｅ）に基づいて説明したと同一の操作を行うと、シ
リコン基ＩＩ内にはｎ゛型とされたソース及びドレイン
領域６．７が形成され、第４図（ａ）。
スクとする異方性エツチングによってポリシリコン膜１
３の不要部分を除去すると、互いに所定間隔Ｓだけ離間
したゲート電極４ａ〜４Ｃ及びダミーパターン１５が形
成されることになる（第５図（ｃ）参照）。そして、こ
のときのゲート電極４３〜４ｃのパターン輻りによって
ＭＯＳＦＥＴのチャネル長が決定される。さらに、第２
図（ｅ）に基づいて説明したと同一の操作を行うと、シ
リコン基ＩＩ内にはｎ゛型とされたソース及びドレイン
領域６．７が形成され、第４図（ａ）。
（ｂ）で示した構成の複数ゲート電極型といわれるｎチ
ャネル型ＭＯＳ −Ｆ ＥＴが完成することになる。そ
こで、このＭＯＳ−ＦＥＴのゲート電極４ａ〜４ｃの外
側位置それぞれには、これと所定間隔Ｓだけ離間して平
行に位置決めされたダミーパターン１５が形成されてい
ることになる。
ャネル型ＭＯＳ −Ｆ ＥＴが完成することになる。そ
こで、このＭＯＳ−ＦＥＴのゲート電極４ａ〜４ｃの外
側位置それぞれには、これと所定間隔Ｓだけ離間して平
行に位置決めされたダミーパターン１５が形成されてい
ることになる。
そして、以上説明した単一ゲート電極型及び複数ゲート
電極型といわれるＭＯＳ−ＦＥＴはともに同一のチップ
上に混在して形成されることになるが、このとき、各Ｍ
Ｏ３−ＦＥＴにおけるゲート電極４．４ａ〜４ｃの外側
位置それぞれには所定間隔Ｓだけ離間したダミーパター
ン１５が平行状に形成されており、ゲート電極４．４ａ
〜４ｃのそれぞれはダミーパターン１５に挟まれた状態
で配設されていることになる。
電極型といわれるＭＯＳ−ＦＥＴはともに同一のチップ
上に混在して形成されることになるが、このとき、各Ｍ
Ｏ３−ＦＥＴにおけるゲート電極４．４ａ〜４ｃの外側
位置それぞれには所定間隔Ｓだけ離間したダミーパター
ン１５が平行状に形成されており、ゲート電極４．４ａ
〜４ｃのそれぞれはダミーパターン１５に挟まれた状態
で配設されていることになる。
以上説明したように、本発明に係る半導体装置回路装置
によれば、これに混在して形成された電界効果型トラン
ジスタが単一ゲート電極型であるか複数ゲートｍ極型で
あるかに拘わらず、そのゲート電極がともに所定間隔だ
け離間して平行に位置決めされたダミーパターンによっ
て挟まれていることになる。そこで、これらのゲート電
極を製作する際における露光条件は相等しいことになり
、得られるゲート電極のパターン幅は略等しくなる。
によれば、これに混在して形成された電界効果型トラン
ジスタが単一ゲート電極型であるか複数ゲートｍ極型で
あるかに拘わらず、そのゲート電極がともに所定間隔だ
け離間して平行に位置決めされたダミーパターンによっ
て挟まれていることになる。そこで、これらのゲート電
極を製作する際における露光条件は相等しいことになり
、得られるゲート電極のパターン幅は略等しくなる。
その結果、混在形成された電界効果型トランジスタそれ
ぞれのチャネル長を互いに揃えることができることにな
り、そのばらつきを抑制することができるという優れた
効果が得られる。
ぞれのチャネル長を互いに揃えることができることにな
り、そのばらつきを抑制することができるという優れた
効果が得られる。
第１図ないし第５図は本発明の実施例に係り、第１図（
ａ）は単一ゲート電極型といわれるｎチャネル型ＭＯ３
−ＦＥＴの製作途中工程における概略構造を示す平面図
、第１図（ｂ）は第１図（ａ）のＢ−Ｂ線に沿う切断構
造を示す断面図、第２図（ａ）〜（ｅ）はその製作手順
を示す工程断面図であり、第３図（ａ）〜（ｃ）はその
変形例を示す・平面図である。また、第４図（ａ）は複
数ゲート電極型といわれるｎチャネル型ＭＯ３−ＦＥＴ
の製作途中工程における概略構造を示す平面図、第４図
（ｂ）は第４図（ａ）のＢ−Ｂ線に沿う切断構造を示す
断面図であり、第５図（ａ）〜（ｃ）はその製作手順を
示す工程断面図である。 さらに、第６図ないし第９図は従来例に係り、第６図（
ａ）は単一ゲート電極型といわれるｎチャネル型ＭＯ３
−ＦＥＴの製作途中工程における概略構造を示す平面図
、第６図（ｂ）は第６図（ａ）のＢ−Ｂ線に沿う切断構
造を示す断面図、第７図（ａ）〜（ｅ）はその製作手順
を示す工程断面図である。また、第８図（ａ）は複数ゲ
ート電極型といわれるｎチャネル型ＭＯ３−ＦＥＴの製
作途中工程における概略構造を示す平面図、第８図（ｂ
）は第８図（ａ）のＢ−Ｂ線に沿う切断構造を示す断面
図であり、第９図（ａ）〜（ｃ）はその製作手順を示す
工程断面図である。 図における符号４．４ａ〜４ｃのそれぞれはゲート電極
、１５はダミーパターン、Ｌはゲート電極のパターン幅
、Ｓは離間間隔（所定間隔）である。 なお、図中の同一符号は、互いに同一もしくは相当部分
を示している。 第１図（、）
ａ）は単一ゲート電極型といわれるｎチャネル型ＭＯ３
−ＦＥＴの製作途中工程における概略構造を示す平面図
、第１図（ｂ）は第１図（ａ）のＢ−Ｂ線に沿う切断構
造を示す断面図、第２図（ａ）〜（ｅ）はその製作手順
を示す工程断面図であり、第３図（ａ）〜（ｃ）はその
変形例を示す・平面図である。また、第４図（ａ）は複
数ゲート電極型といわれるｎチャネル型ＭＯ３−ＦＥＴ
の製作途中工程における概略構造を示す平面図、第４図
（ｂ）は第４図（ａ）のＢ−Ｂ線に沿う切断構造を示す
断面図であり、第５図（ａ）〜（ｃ）はその製作手順を
示す工程断面図である。 さらに、第６図ないし第９図は従来例に係り、第６図（
ａ）は単一ゲート電極型といわれるｎチャネル型ＭＯ３
−ＦＥＴの製作途中工程における概略構造を示す平面図
、第６図（ｂ）は第６図（ａ）のＢ−Ｂ線に沿う切断構
造を示す断面図、第７図（ａ）〜（ｅ）はその製作手順
を示す工程断面図である。また、第８図（ａ）は複数ゲ
ート電極型といわれるｎチャネル型ＭＯ３−ＦＥＴの製
作途中工程における概略構造を示す平面図、第８図（ｂ
）は第８図（ａ）のＢ−Ｂ線に沿う切断構造を示す断面
図であり、第９図（ａ）〜（ｃ）はその製作手順を示す
工程断面図である。 図における符号４．４ａ〜４ｃのそれぞれはゲート電極
、１５はダミーパターン、Ｌはゲート電極のパターン幅
、Ｓは離間間隔（所定間隔）である。 なお、図中の同一符号は、互いに同一もしくは相当部分
を示している。 第１図（、）
Claims (1)
- （１）単一もしくは複数のゲート電極を有する複数個の
電界効果型トランジスタが混在形成された半導体集積回
路装置であって、 各電界効果型トランジスタのゲート電極の外側位置それ
ぞれに、このゲート電極と所定間隔だけ離間して平行に
位置決めされ、かつ、同一材料からなるダミーパターン
を形成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177022A JPH0463437A (ja) | 1990-07-02 | 1990-07-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177022A JPH0463437A (ja) | 1990-07-02 | 1990-07-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0463437A true JPH0463437A (ja) | 1992-02-28 |
Family
ID=16023788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2177022A Pending JPH0463437A (ja) | 1990-07-02 | 1990-07-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0463437A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2345382A (en) * | 1998-12-31 | 2000-07-05 | Samsung Electronics Co Ltd | Layout method of a semiconductor device |
| US6287902B1 (en) * | 1996-06-28 | 2001-09-11 | Samsung Electronics Co., Ltd. | Methods of forming etch inhibiting structures on field isolation regions |
| WO2002099872A1 (en) * | 2001-06-05 | 2002-12-12 | Renesas Technology Corp. | Semiconductor integrated circuit device and its production method |
| US6699762B2 (en) | 2001-06-20 | 2004-03-02 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit devices with contact hole alignment |
| JP2009016686A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 高周波用トランジスタ |
-
1990
- 1990-07-02 JP JP2177022A patent/JPH0463437A/ja active Pending
Cited By (10)
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| JP2000200882A (ja) * | 1998-12-31 | 2000-07-18 | Samsung Electronics Co Ltd | 半導体装置のレイアウト方法及びその半導体装置 |
| FR2788881A1 (fr) * | 1998-12-31 | 2000-07-28 | Samsung Electronics Co Ltd | Procede d'implantation de dispositif a semiconducteurs |
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