JPH11204660A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11204660A JPH11204660A JP10015061A JP1506198A JPH11204660A JP H11204660 A JPH11204660 A JP H11204660A JP 10015061 A JP10015061 A JP 10015061A JP 1506198 A JP1506198 A JP 1506198A JP H11204660 A JPH11204660 A JP H11204660A
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Links
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Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ツインウェル構造を有する半導体装置におい
て、各々のウェルをゲート電極構造直下において浅く形
成することにより信頼性を向上させる。 【解決手段】 露光装置の有する限界解像力以下の寸法
からなる複数の遮光部（ライン）と透過部（スペース）
にて構成された半透過領域６ｂを有するレチクルを用い
て露光を行い、同一工程で厚膜レジストパターン７ａと
薄膜レジストパターン７ｂを形成する。ウェル形成の際
は、薄膜レジストパターン７ｂを透過させる条件で不純
物のイオン注入を行う。これにより、薄膜レジストパタ
ーン７ｂの下層が浅いｐウェル９を形成するとともに、
厚膜レジストパターン７ａの下層への不純物のイオン注
入を阻止することができる。
て、各々のウェルをゲート電極構造直下において浅く形
成することにより信頼性を向上させる。 【解決手段】 露光装置の有する限界解像力以下の寸法
からなる複数の遮光部（ライン）と透過部（スペース）
にて構成された半透過領域６ｂを有するレチクルを用い
て露光を行い、同一工程で厚膜レジストパターン７ａと
薄膜レジストパターン７ｂを形成する。ウェル形成の際
は、薄膜レジストパターン７ｂを透過させる条件で不純
物のイオン注入を行う。これにより、薄膜レジストパタ
ーン７ｂの下層が浅いｐウェル９を形成するとともに、
厚膜レジストパターン７ａの下層への不純物のイオン注
入を阻止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体基板上にｐウェルとｎウェルから
なるツインウェル構造を形成する方法に関する。
法に関し、特に半導体基板上にｐウェルとｎウェルから
なるツインウェル構造を形成する方法に関する。
【０００２】
【従来の技術】従来のツインウェル構造の形成方法を簡
単に説明する。まず、シリコン半導体基板上に公知ＬＯ
ＣＯＳ法等により素子分離構造を形成して、ツインウェ
ルを形成する素子活性領域をそれぞれ画定する。
単に説明する。まず、シリコン半導体基板上に公知ＬＯ
ＣＯＳ法等により素子分離構造を形成して、ツインウェ
ルを形成する素子活性領域をそれぞれ画定する。
【０００３】続いて、ｐウェルの形成に際し、公知のフ
ォトリソグラフィーによりレジストパターンを形成し
て、ｐ型不純物が導入されないようにｎウェルを形成す
る領域を被覆し、ｐウェルを形成する領域のみを開口す
る。
ォトリソグラフィーによりレジストパターンを形成し
て、ｐ型不純物が導入されないようにｎウェルを形成す
る領域を被覆し、ｐウェルを形成する領域のみを開口す
る。
【０００４】そして、ホウ素（Ｂ）のイオン注入を行
い、開口された領域のシリコン半導体基板にイオン注入
層を形成する。
い、開口された領域のシリコン半導体基板にイオン注入
層を形成する。
【０００５】次に、上記レジストパターンを除去した後
に、同様にフォトリソグラフィーにより、イオン注入層
が形成されたｐウェル形成領域を覆うとともにｎウェル
を形成する領域を開口したレジストパターンを形成す
る。
に、同様にフォトリソグラフィーにより、イオン注入層
が形成されたｐウェル形成領域を覆うとともにｎウェル
を形成する領域を開口したレジストパターンを形成す
る。
【０００６】その後、燐（Ｐ）のイオン注入を行い、ｎ
ウェル形成領域のシリコン半導体基板にイオン注入層を
形成する。次に、前記ｐウェル形成領域、ｎウェル形成
領域に打ち込まれたイオン注入層を拡散させるために高
温、長時間の熱処理を施す。これにより熱拡散が成さ
れ、ｐウェル、ｎウェルからなるツインウェル構造が完
成する。
ウェル形成領域のシリコン半導体基板にイオン注入層を
形成する。次に、前記ｐウェル形成領域、ｎウェル形成
領域に打ち込まれたイオン注入層を拡散させるために高
温、長時間の熱処理を施す。これにより熱拡散が成さ
れ、ｐウェル、ｎウェルからなるツインウェル構造が完
成する。
【０００７】このように、ツインウェル構造を形成した
後は、各々のウェルにおける素子活性領域上にゲート酸
化膜、不純物がドープされた多結晶シリコン膜を順次形
成し、フォトリソグラフィー及びこれに続くドライエッ
チングによりゲート構造を形成する。
後は、各々のウェルにおける素子活性領域上にゲート酸
化膜、不純物がドープされた多結晶シリコン膜を順次形
成し、フォトリソグラフィー及びこれに続くドライエッ
チングによりゲート構造を形成する。
【０００８】そして、ソース／ドレインに相当する高濃
度不純物拡散層を形成するためイオン注入を行う。この
イオン注入により、ゲート構造の両側におけるシリコン
半導体基板の表面領域にソース／ドレイン拡散層を形成
する。そして、ｐウェル及びｎウェルの各々のウェルに
おいて、ゲート及びソース／ドレイン拡散層からなるＭ
ＯＳトランジスタが完成する。
度不純物拡散層を形成するためイオン注入を行う。この
イオン注入により、ゲート構造の両側におけるシリコン
半導体基板の表面領域にソース／ドレイン拡散層を形成
する。そして、ｐウェル及びｎウェルの各々のウェルに
おいて、ゲート及びソース／ドレイン拡散層からなるＭ
ＯＳトランジスタが完成する。
【０００９】図８は、上述した工程により形成されたツ
インウェル構造と、各々のウェル領域において形成され
たＭＯＳトランジスタを示している。
インウェル構造と、各々のウェル領域において形成され
たＭＯＳトランジスタを示している。
【００１０】すなわち、図８においては、シリコン半導
体基板２１がフィールド酸化膜２４により素子分離され
ており、一方の素子活性領域にはｐウェル２９が形成さ
れ、他方の素子活性領域にはｎウェル３０が形成されて
いる。そして、それぞれのウェルにはゲート酸化膜２
２、ゲート電極２６からなるゲート構造が形成され、ゲ
ート構造の両側のシリコン半導体基板２１の表面領域に
は一対の不純物拡散層２３，２５が形成されている。
体基板２１がフィールド酸化膜２４により素子分離され
ており、一方の素子活性領域にはｐウェル２９が形成さ
れ、他方の素子活性領域にはｎウェル３０が形成されて
いる。そして、それぞれのウェルにはゲート酸化膜２
２、ゲート電極２６からなるゲート構造が形成され、ゲ
ート構造の両側のシリコン半導体基板２１の表面領域に
は一対の不純物拡散層２３，２５が形成されている。
【００１１】そして、図８に示すように、上述した方法
によればｐウェル２９及びｎウェル３０はともにゲート
構造の直下、及びにソース／ドレイン拡散層の直下にお
いては同一の深さに形成される。
によればｐウェル２９及びｎウェル３０はともにゲート
構造の直下、及びにソース／ドレイン拡散層の直下にお
いては同一の深さに形成される。
【００１２】しかしながら、このようにゲート構造及び
ソース／ドレイン拡散層の下層においてウェルが同一の
深さに形成されると、ゲート電極構造の直下においては
ゲート空乏容量が大きくなり、結果的にジャンクション
リーク電流が生じてしまう。このため、低電圧下の対処
が必要となる。
ソース／ドレイン拡散層の下層においてウェルが同一の
深さに形成されると、ゲート電極構造の直下においては
ゲート空乏容量が大きくなり、結果的にジャンクション
リーク電流が生じてしまう。このため、低電圧下の対処
が必要となる。
【００１３】この問題を防止するため、特開平７−１８
３５１４号公報にはゲート電極構造直下のウェル層のみ
を浅くする構造が記載されている。同公報によれば、ウ
ェル形成のイオン注入の際にゲート電極領域部のみを薄
いレジスト膜で覆い、該レジスト膜を透過するエネルギ
ーにてイオン注入を行うことにより、図９に示すような
ゲート電極構造直下においては浅いウェル３１ａを形成
し、その他の領域、すなわちソース／ドレイン拡散層直
下の領域には通常に深いウェル３１ｂを形成している。
３５１４号公報にはゲート電極構造直下のウェル層のみ
を浅くする構造が記載されている。同公報によれば、ウ
ェル形成のイオン注入の際にゲート電極領域部のみを薄
いレジスト膜で覆い、該レジスト膜を透過するエネルギ
ーにてイオン注入を行うことにより、図９に示すような
ゲート電極構造直下においては浅いウェル３１ａを形成
し、その他の領域、すなわちソース／ドレイン拡散層直
下の領域には通常に深いウェル３１ｂを形成している。
【００１４】
【発明が解決しようとする課題】しかしながら、特開平
７−１８３５１４号公報に記載された方法によれば、シ
ングルウエル構造の場合には上記構造を形成することが
できるものの、ｐウェル及びｎウェルが形成されたツイ
ンウェル構造においては、ゲート電極構造直下に浅いウ
ェルを形成することができなかった。
７−１８３５１４号公報に記載された方法によれば、シ
ングルウエル構造の場合には上記構造を形成することが
できるものの、ｐウェル及びｎウェルが形成されたツイ
ンウェル構造においては、ゲート電極構造直下に浅いウ
ェルを形成することができなかった。
【００１５】図１０は特開平７−１８３５１４号公報に
記載された方法をツインウェル構造に適用した場合を示
している。ツインウェル構造を形成する場合には、上述
したようにｐウェルを形成する際にｎウェルを覆うレジ
ストパターン３２ａを形成する必要がある。そして、こ
のｎウェルを覆うレジストパターン３２ａの形成と同時
に、ｐウェルのゲート電極構造直下を浅くするための薄
いレジストパターン３２ｂを形成することになる。
記載された方法をツインウェル構造に適用した場合を示
している。ツインウェル構造を形成する場合には、上述
したようにｐウェルを形成する際にｎウェルを覆うレジ
ストパターン３２ａを形成する必要がある。そして、こ
のｎウェルを覆うレジストパターン３２ａの形成と同時
に、ｐウェルのゲート電極構造直下を浅くするための薄
いレジストパターン３２ｂを形成することになる。
【００１６】この場合、図１０から明らかなように、レ
ジストパターンの膜厚は全域に渡って均一に形成される
ため、ｐウェルにおける薄いレジストパターン３２ｂを
透過して不純物がイオン注入されると、ｎウェルを形成
する領域のシリコン半導体基板２１にも不純物がイオン
注入されてしまうことになる。
ジストパターンの膜厚は全域に渡って均一に形成される
ため、ｐウェルにおける薄いレジストパターン３２ｂを
透過して不純物がイオン注入されると、ｎウェルを形成
する領域のシリコン半導体基板２１にも不純物がイオン
注入されてしまうことになる。
【００１７】すなわち、特開平７−１８３５１４号公報
に記載された方法では、イオン注入による不純物をレジ
ストパターン３２ａの下層には到達させずに、レジスト
パターン３２ｂの下層のみに到達させることはできなか
った。
に記載された方法では、イオン注入による不純物をレジ
ストパターン３２ａの下層には到達させずに、レジスト
パターン３２ｂの下層のみに到達させることはできなか
った。
【００１８】従って、本発明の目的は、ツインウェル構
造を有する半導体装置において、各々のウェルをゲート
電極構造直下において浅く形成することを可能として、
信頼性を向上させた半導体装置の製造方法を提供するこ
とにある。
造を有する半導体装置において、各々のウェルをゲート
電極構造直下において浅く形成することを可能として、
信頼性を向上させた半導体装置の製造方法を提供するこ
とにある。
【００１９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にウェル構造を有する半導体装
置の製造方法であって、薄膜領域と厚膜領域を有し、前
記薄膜領域に隣接して開口部が形成された第１のレジス
トパターンを前記半導体基板上に形成する第１の工程
と、前記第１のレジストパターンをマスクとして前記薄
膜領域を透過し前記厚膜領域を透過しないように第１の
不純物のイオン注入を行い、前記半導体基板に前記薄膜
領域の下層が前記開口部の下層よりも浅くなるように第
１のイオン注入層を形成する第２の工程とを有する。
造方法は、半導体基板上にウェル構造を有する半導体装
置の製造方法であって、薄膜領域と厚膜領域を有し、前
記薄膜領域に隣接して開口部が形成された第１のレジス
トパターンを前記半導体基板上に形成する第１の工程
と、前記第１のレジストパターンをマスクとして前記薄
膜領域を透過し前記厚膜領域を透過しないように第１の
不純物のイオン注入を行い、前記半導体基板に前記薄膜
領域の下層が前記開口部の下層よりも浅くなるように第
１のイオン注入層を形成する第２の工程とを有する。
【００２０】本発明における半導体装置の製造方法の一
態様例においては、前記第１のイオン注入層がｐ型のイ
オン注入層又はｎ型のイオン注入層であって、前記第２
の工程後、前記第１のレジストパターンを除去する第３
の工程と、薄膜領域と厚膜領域を有し前記薄膜領域に隣
接して開口部が形成された第２のレジストパターンを形
成し、前記厚膜領域により前記第１のイオン注入層を覆
う第４の工程と、前記第２のレジストパターンをマスク
として前記薄膜領域を透過し前記厚膜領域を透過しない
ように前記第１の不純物と逆導電型の第２の不純物のイ
オン注入を行い、前記半導体基板に前記薄膜領域の下層
が前記開口部の下層よりも浅くなるように第２のイオン
注入層を形成する第５の工程と、前記半導体基板に熱処
理を施して、前記第１及び第２のイオン注入層を拡散さ
せて第１及び第２のウェルを形成する第６の工程とを更
に有する。
態様例においては、前記第１のイオン注入層がｐ型のイ
オン注入層又はｎ型のイオン注入層であって、前記第２
の工程後、前記第１のレジストパターンを除去する第３
の工程と、薄膜領域と厚膜領域を有し前記薄膜領域に隣
接して開口部が形成された第２のレジストパターンを形
成し、前記厚膜領域により前記第１のイオン注入層を覆
う第４の工程と、前記第２のレジストパターンをマスク
として前記薄膜領域を透過し前記厚膜領域を透過しない
ように前記第１の不純物と逆導電型の第２の不純物のイ
オン注入を行い、前記半導体基板に前記薄膜領域の下層
が前記開口部の下層よりも浅くなるように第２のイオン
注入層を形成する第５の工程と、前記半導体基板に熱処
理を施して、前記第１及び第２のイオン注入層を拡散さ
せて第１及び第２のウェルを形成する第６の工程とを更
に有する。
【００２１】本発明における半導体装置の製造方法の一
態様例においては、前記第１の工程において、露光装置
の有する最小分解能以下の幅で透過部と遮光部が交互に
構成された領域を有するレチクルを用いてフォトリソグ
ラフィーを施し、前記領域を透過した光線により前記薄
膜領域を形成する。
態様例においては、前記第１の工程において、露光装置
の有する最小分解能以下の幅で透過部と遮光部が交互に
構成された領域を有するレチクルを用いてフォトリソグ
ラフィーを施し、前記領域を透過した光線により前記薄
膜領域を形成する。
【００２２】本発明における半導体装置の製造方法の一
態様例においては、前記第４の工程において、露光装置
の有する最小分解能以下の幅で透過部と遮光部が交互に
構成された領域を有するレチクルを用いてフォトリソグ
ラフィーを施し、前記領域を透過した光線により前記薄
膜領域を形成する。
態様例においては、前記第４の工程において、露光装置
の有する最小分解能以下の幅で透過部と遮光部が交互に
構成された領域を有するレチクルを用いてフォトリソグ
ラフィーを施し、前記領域を透過した光線により前記薄
膜領域を形成する。
【００２３】本発明における半導体装置の製造方法の一
態様例においては、前記第１の工程において、薄膜クロ
ムあるいはモリブデンシリコンによるハーフトーンのパ
ターンから成る領域を有するレチクルを用いてフォトリ
ソグラフィーを施し、前記領域を透過した光線により前
記薄膜領域を形成する。
態様例においては、前記第１の工程において、薄膜クロ
ムあるいはモリブデンシリコンによるハーフトーンのパ
ターンから成る領域を有するレチクルを用いてフォトリ
ソグラフィーを施し、前記領域を透過した光線により前
記薄膜領域を形成する。
【００２４】本発明における半導体装置の製造方法の一
態様例においては、前記第４の工程において、薄膜クロ
ムあるいはモリブデンシリコンによるハーフトーンのパ
ターンから成る領域を有するレチクルを用いてフォトリ
ソグラフィーを施し、前記領域を透過した光線により前
記薄膜領域を形成する。
態様例においては、前記第４の工程において、薄膜クロ
ムあるいはモリブデンシリコンによるハーフトーンのパ
ターンから成る領域を有するレチクルを用いてフォトリ
ソグラフィーを施し、前記領域を透過した光線により前
記薄膜領域を形成する。
【００２５】
【作用】本発明においては、フォトリソグラフィーに用
いるレチクルの一部の領域が、露光装置の有する最小分
解能以下の幅で透過部と遮光部が交互に構成されてい
る。そして、この領域に露光を施した場合、透過部の幅
が最小分解能以下に形成されているため、レジストの感
光する割合を１００％未満に低減させることができる。
また、遮光部においても左右に隣接する透過部からの回
折光が生じるため、これらの回折光の重複により透過部
と同等の露光量とすることができる。
いるレチクルの一部の領域が、露光装置の有する最小分
解能以下の幅で透過部と遮光部が交互に構成されてい
る。そして、この領域に露光を施した場合、透過部の幅
が最小分解能以下に形成されているため、レジストの感
光する割合を１００％未満に低減させることができる。
また、遮光部においても左右に隣接する透過部からの回
折光が生じるため、これらの回折光の重複により透過部
と同等の露光量とすることができる。
【００２６】また、本発明においては、フォトリソグラ
フィーに用いるレチクルの一部の領域が、薄膜クロム
（Ｃｒ）、モリブデンシリコン（Ｍｏ−Ｓｉ）等による
ハーフトーンのパターンから構成されている。従って、
通常の露光感光領域の露光エネルギーを１００％とする
と、これらの領域下においては１００％未満の露光エネ
ルギーが照射されることになる。
フィーに用いるレチクルの一部の領域が、薄膜クロム
（Ｃｒ）、モリブデンシリコン（Ｍｏ−Ｓｉ）等による
ハーフトーンのパターンから構成されている。従って、
通常の露光感光領域の露光エネルギーを１００％とする
と、これらの領域下においては１００％未満の露光エネ
ルギーが照射されることになる。
【００２７】従って、これらの領域下に形成されるレジ
ストパターンの膜厚は、完全に遮光がなされて１００％
残存したレジストパターンの膜厚に比して薄く形成され
ることになる。
ストパターンの膜厚は、完全に遮光がなされて１００％
残存したレジストパターンの膜厚に比して薄く形成され
ることになる。
【００２８】これにより、レジストパターンに薄膜領域
と厚膜領域を形成することができる。ウェル形成のイオ
ン注入の際には、これらの厚膜領域、薄膜領域及び薄膜
領域に隣接した開口部が形成されたレジストパターンを
マスクとして、不純物が薄膜領域のレジストパターンを
透過するような条件でイオン注入を行う。これにより、
開口部の下層においては不純物注入の障壁がないため深
い底のウェルが形成され、薄膜領域の下層においては注
入のエネルギーが吸収されるため、浅い底のウェルを形
成することができる。そして、厚膜領域においてはレジ
ストパターンがストッパーとして作用するため、不純物
を半導体基板にイオン注入することなく下層の半導体基
板を保護することができる。
と厚膜領域を形成することができる。ウェル形成のイオ
ン注入の際には、これらの厚膜領域、薄膜領域及び薄膜
領域に隣接した開口部が形成されたレジストパターンを
マスクとして、不純物が薄膜領域のレジストパターンを
透過するような条件でイオン注入を行う。これにより、
開口部の下層においては不純物注入の障壁がないため深
い底のウェルが形成され、薄膜領域の下層においては注
入のエネルギーが吸収されるため、浅い底のウェルを形
成することができる。そして、厚膜領域においてはレジ
ストパターンがストッパーとして作用するため、不純物
を半導体基板にイオン注入することなく下層の半導体基
板を保護することができる。
【００２９】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態を図面に基づいて説明する。図１及び
図２は、ｎウェル、ｐウェルからなるツインウェル構造
上のｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの製
造方法を工程順に示した概略断面図である。
の第１の実施形態を図面に基づいて説明する。図１及び
図２は、ｎウェル、ｐウェルからなるツインウェル構造
上のｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの製
造方法を工程順に示した概略断面図である。
【００３０】先ず、ウエル形成に先立って半導体基板上
にいわゆるＬＯＣＯＳ（選択酸化）法によりフィールド
酸化膜を形成して素子分離を行う。
にいわゆるＬＯＣＯＳ（選択酸化）法によりフィールド
酸化膜を形成して素子分離を行う。
【００３１】すなわち、図１（ａ）に示すように、シリ
コン半導体基板１上にドライ酸化、もしくは水素を燃焼
して水を生成して酸化させるパイロジェニック法等によ
って、シリコン酸化膜２を１００〜３００Å程度の膜厚
に形成する。このシリコン酸化膜２はシリコン窒化膜３
を形成する際のパッドの役割を果たす。その後、選択酸
化時のマスクとして機能するシリコン窒化膜３を低圧化
学気相成長（ＬＰＣＶＤ）法等によりｌ０００〜１５０
０Å程度の膜厚に形成する。
コン半導体基板１上にドライ酸化、もしくは水素を燃焼
して水を生成して酸化させるパイロジェニック法等によ
って、シリコン酸化膜２を１００〜３００Å程度の膜厚
に形成する。このシリコン酸化膜２はシリコン窒化膜３
を形成する際のパッドの役割を果たす。その後、選択酸
化時のマスクとして機能するシリコン窒化膜３を低圧化
学気相成長（ＬＰＣＶＤ）法等によりｌ０００〜１５０
０Å程度の膜厚に形成する。
【００３２】このシリコン酸化膜２とシリコン窒化膜３
の膜厚は、ＬＯＣＯＳ法による酸化の際にフィールド酸
化膜の素子分離端におけるバーズビーク量を決定付ける
が、本発明の本質とは直接的に関与しないため、上述し
た膜厚は工程条件により変えることが可能である。
の膜厚は、ＬＯＣＯＳ法による酸化の際にフィールド酸
化膜の素子分離端におけるバーズビーク量を決定付ける
が、本発明の本質とは直接的に関与しないため、上述し
た膜厚は工程条件により変えることが可能である。
【００３３】続いて、素子分離領域において開口部が形
成されたレジストパターンをフォトリソグラフィーによ
り形成し、ドライエッチングにより素子分離領域のシリ
コン窒化膜３をエッチングする。一例としては、ＣＦ4
／Ｏ2 ／Ｎ2 の混合雰囲気を用いたケミカルドライエッ
チングによりシリコン窒化膜３を選択的に除去する。
成されたレジストパターンをフォトリソグラフィーによ
り形成し、ドライエッチングにより素子分離領域のシリ
コン窒化膜３をエッチングする。一例としては、ＣＦ4
／Ｏ2 ／Ｎ2 の混合雰囲気を用いたケミカルドライエッ
チングによりシリコン窒化膜３を選択的に除去する。
【００３４】次に、図１（ｂ）に示すように、パイロジ
ェニック法等により、９５０〜１０００℃程度の酸化設
定温度で５０００〜７０００Å程度の膜厚のフィールド
酸化膜４を形成する。これにより、フィールド酸化膜４
からなる素子分離構造が完成して素子活性領域１９，２
０が画定される。
ェニック法等により、９５０〜１０００℃程度の酸化設
定温度で５０００〜７０００Å程度の膜厚のフィールド
酸化膜４を形成する。これにより、フィールド酸化膜４
からなる素子分離構造が完成して素子活性領域１９，２
０が画定される。
【００３５】上述した工程は従来技術と同様のＬＯＣＯ
Ｓ法を用いた選択酸化法を示している。そして、本発明
の特徴は図１（ｃ）以降に示す工程にあり、以下に詳細
に述べる。
Ｓ法を用いた選択酸化法を示している。そして、本発明
の特徴は図１（ｃ）以降に示す工程にあり、以下に詳細
に述べる。
【００３６】図１（ｃ）に示すように、素子活性領域１
９，２０の表面におけるシリコン半導体基板１の表面
に、ドライ酸化、もしくは水素を燃焼し、水を生成して
酸化させるパイロジェニック法等により１００Å程度の
膜厚のシリコン酸化膜５を形成する。このシリコン酸化
膜５は、ウェル形成時のイオン注入によるシリコン半導
体基板１へのダメージを防止するとともに、高温熱処理
によるウェル拡散処理時の外方拡散（アウトディフュー
ジョン）の防止をすることができる。
９，２０の表面におけるシリコン半導体基板１の表面
に、ドライ酸化、もしくは水素を燃焼し、水を生成して
酸化させるパイロジェニック法等により１００Å程度の
膜厚のシリコン酸化膜５を形成する。このシリコン酸化
膜５は、ウェル形成時のイオン注入によるシリコン半導
体基板１へのダメージを防止するとともに、高温熱処理
によるウェル拡散処理時の外方拡散（アウトディフュー
ジョン）の防止をすることができる。
【００３７】そして、素子活性領域１９，２０にｐウェ
ル形成のイオン注入に先だってフォトリソグラフィーに
よりレジストパターン７ａ，７ｂを形成する。
ル形成のイオン注入に先だってフォトリソグラフィーに
よりレジストパターン７ａ，７ｂを形成する。
【００３８】図１（ｃ）には、このフォトリソグラフィ
ーの露光に使用するレチクル６を示している。レチクル
６は、ｐウェルを形成する場合、ｐウェル形成領域以外
の非イオン打ち込み領域であるｎウェル領域がクロムで
全面被覆形成された非透過領域６ａとされている。
ーの露光に使用するレチクル６を示している。レチクル
６は、ｐウェルを形成する場合、ｐウェル形成領域以外
の非イオン打ち込み領域であるｎウェル領域がクロムで
全面被覆形成された非透過領域６ａとされている。
【００３９】そして、ｐウェル形成領域内のゲート電極
形成領域は、露光装置の限界解像力以下の寸法からなる
複数の遮光部（ライン）と透過部（スペース）にて構成
された半透過領域６ｂとされている。そして、ゲート電
極形成領域以外のｐウェル形成領域は透過領域６ｃとさ
れている。
形成領域は、露光装置の限界解像力以下の寸法からなる
複数の遮光部（ライン）と透過部（スペース）にて構成
された半透過領域６ｂとされている。そして、ゲート電
極形成領域以外のｐウェル形成領域は透過領域６ｃとさ
れている。
【００４０】本発明の特徴の一つであるこのレチクル６
の作用を、ポジ型レジストを用いたフォトリソグラフィ
ーの場合を例に挙げ図３を用いて説明する。
の作用を、ポジ型レジストを用いたフォトリソグラフィ
ーの場合を例に挙げ図３を用いて説明する。
【００４１】図３（ａ）に示すように、上述した非透過
領域６ａのようにクロムにて被覆された遮光領域ではレ
ジストに照射される光強度が０％となるため、この領域
のレジストは露光されず１００％残存することになる。
領域６ａのようにクロムにて被覆された遮光領域ではレ
ジストに照射される光強度が０％となるため、この領域
のレジストは露光されず１００％残存することになる。
【００４２】図３（ｂ）に示すように、図３（ａ）の遮
光領域幅（ゲート幅）と同一の寸法の中心部に露光装置
の限界解像力以上の寸法（Ｄ1 ）からなる透過部（スペ
ース）を設けた場合には遮光領域の寸法も限界解像力以
上で設定されており、結果的には遮光領域部は１００％
レジスト膜が残存し、遮光領域に挟まれたスペースはレ
ジスト残膜が０％となる。
光領域幅（ゲート幅）と同一の寸法の中心部に露光装置
の限界解像力以上の寸法（Ｄ1 ）からなる透過部（スペ
ース）を設けた場合には遮光領域の寸法も限界解像力以
上で設定されており、結果的には遮光領域部は１００％
レジスト膜が残存し、遮光領域に挟まれたスペースはレ
ジスト残膜が０％となる。
【００４３】しかし、図３（ｃ）に示すように、遮光領
域のライン幅、ならびに遮光領域に挟まれたスペースが
露光装置の限界解像力以下の寸法（Ｄ2 ）にて設定され
た場合、遮光領域に挟まれたスペースの光強度は限界解
像力寸法以下にて設定されているため、レジストに照射
される光強度は１００％までは到達しない。
域のライン幅、ならびに遮光領域に挟まれたスペースが
露光装置の限界解像力以下の寸法（Ｄ2 ）にて設定され
た場合、遮光領域に挟まれたスペースの光強度は限界解
像力寸法以下にて設定されているため、レジストに照射
される光強度は１００％までは到達しない。
【００４４】また、図３（ｃ）に示す遮光領域は両側に
位置する大小のスペース領域からの回折光の影響によ
り、実線に示される光強度となり、レジスト膜が１００
％残存することはない。
位置する大小のスペース領域からの回折光の影響によ
り、実線に示される光強度となり、レジスト膜が１００
％残存することはない。
【００４５】従って、図３（ｃ）に示す構成を図４のゲ
ート幅の寸法内に配置することにより、図４に実線で示
す光強度分布とレジスト残膜分布を得ることが可能であ
る。すなわち、図４に示すように、遮光領域及び遮光領
域の間のスペースを設定することにより、ゲート幅の範
囲において、残膜が薄く形成されたレジストパターンを
形成することができる。
ート幅の寸法内に配置することにより、図４に実線で示
す光強度分布とレジスト残膜分布を得ることが可能であ
る。すなわち、図４に示すように、遮光領域及び遮光領
域の間のスペースを設定することにより、ゲート幅の範
囲において、残膜が薄く形成されたレジストパターンを
形成することができる。
【００４６】そして、図３（ｃ）及び図４に示すレジス
ト残膜の制御は、露光エネルギーと形成する幅寸法によ
り任意に設定することができる。図５は、ｇ線波長によ
る露光装置を用い、レジスト塗布膜厚を１．０μｍとし
た場合の、各々のスペース幅（Ｄ2 ）による露光量に対
するレジスト残膜厚を示している。
ト残膜の制御は、露光エネルギーと形成する幅寸法によ
り任意に設定することができる。図５は、ｇ線波長によ
る露光装置を用い、レジスト塗布膜厚を１．０μｍとし
た場合の、各々のスペース幅（Ｄ2 ）による露光量に対
するレジスト残膜厚を示している。
【００４７】同一レジスト残膜を得るには、使用する露
光装置において図５に示すような相関関係を求めること
により、スペース幅と露光量を任意に設定するのが好適
である。
光装置において図５に示すような相関関係を求めること
により、スペース幅と露光量を任意に設定するのが好適
である。
【００４８】このように、非透過領域６ａ、半透過領域
６ｂ、及び透過領域６ｃを有するレチクル６を用いて、
図１（ｃ）に示すようにｎウェル形成領域上にイオン注
入時の阻止膜として厚膜レジストパターン７ａを形成
し、ｐウェル形成領域内のゲート電極形成領域に薄膜レ
ジストパターン７ｂを形成し、薄膜レジストパターン７
ｂの両側に隣接して開口部を形成することができる。
６ｂ、及び透過領域６ｃを有するレチクル６を用いて、
図１（ｃ）に示すようにｎウェル形成領域上にイオン注
入時の阻止膜として厚膜レジストパターン７ａを形成
し、ｐウェル形成領域内のゲート電極形成領域に薄膜レ
ジストパターン７ｂを形成し、薄膜レジストパターン７
ｂの両側に隣接して開口部を形成することができる。
【００４９】ここで、ゲート電極形成領域のレジストパ
ターン７ｂの幅寸法は、露光時のアライメントズレ、熱
処理によるウェル拡散時の横方向拡散を考慮に入れると
下記寸法Ａに設定するのが望ましい。 Ｂ≦Ａ≦Ｃ ここで、 Ａ：ゲート領域部のレジストパターン寸法 Ｂ：設計上ゲート電極寸法 Ｃ：ゲート電極形成のフォトリソグラフィー工程に生じ
るアライメントズレ（３σ値） である。
ターン７ｂの幅寸法は、露光時のアライメントズレ、熱
処理によるウェル拡散時の横方向拡散を考慮に入れると
下記寸法Ａに設定するのが望ましい。 Ｂ≦Ａ≦Ｃ ここで、 Ａ：ゲート領域部のレジストパターン寸法 Ｂ：設計上ゲート電極寸法 Ｃ：ゲート電極形成のフォトリソグラフィー工程に生じ
るアライメントズレ（３σ値） である。
【００５０】次に、図１（ｄ）に示すように、ｐウェル
を形成するためのイオン注入を行う。この際、ゲート電
極形成領域の薄膜レジストパターン７ｂを透過する加速
エネルギーに設定してイオン注入を行う。具体的には、
厚膜レジストパターン７ａが膜厚１．２μｍ程度、薄膜
レジストパターン７ｂが膜厚０．３μｍ程度に形成され
ている場合に、不純物としてホウ素（Ｂ）を用い、加速
エネルギー１５０ＫｅＶ程度、ドーズ量９．０×１０11
／ｃｍ2 程度の条件にてイオン注入を行う。
を形成するためのイオン注入を行う。この際、ゲート電
極形成領域の薄膜レジストパターン７ｂを透過する加速
エネルギーに設定してイオン注入を行う。具体的には、
厚膜レジストパターン７ａが膜厚１．２μｍ程度、薄膜
レジストパターン７ｂが膜厚０．３μｍ程度に形成され
ている場合に、不純物としてホウ素（Ｂ）を用い、加速
エネルギー１５０ＫｅＶ程度、ドーズ量９．０×１０11
／ｃｍ2 程度の条件にてイオン注入を行う。
【００５１】この条件でイオン注入を行った場合、シリ
コン半導体基板１に対してＲｐ＝４２０５Å程度の深さ
で不純物が打ち込まれ、△Ｒｐ＝８３４Å程度のバラツ
キの範囲で分布することになる。
コン半導体基板１に対してＲｐ＝４２０５Å程度の深さ
で不純物が打ち込まれ、△Ｒｐ＝８３４Å程度のバラツ
キの範囲で分布することになる。
【００５２】レジスト膜に対してはシリコン半導体基板
１の場合とほとんど同等である。一方、シリコン酸化膜
に対してはＲｐ＝４４３４Å程度の深さで打込まれ、△
Ｒｐ＝８５１Å程度のバラツキの範囲で分布する。
１の場合とほとんど同等である。一方、シリコン酸化膜
に対してはＲｐ＝４４３４Å程度の深さで打込まれ、△
Ｒｐ＝８５１Å程度のバラツキの範囲で分布する。
【００５３】従って、結果的には厚膜レジストパターン
７ａが被覆された箇所にはホウ素は打ち込まれず、薄膜
レジストパターン７ｂが形成されたゲート形成領域部に
は若干の打ち込みが成される。そして、厚膜レジストパ
ターン７ａ及び薄膜レジストパターン７ｂに被覆されて
いない領域には通常通りイオン注入が施されることとな
る。従って、図１（ｄ）に示すようにゲート形成領域部
には浅いイオン注入層１７ａが形成され、ゲート形成領
域の両側、すなわち後にソース／ドレイン拡散層が形成
される領域部には深いイオン注入層１７ｂが形成される
ことになる。
７ａが被覆された箇所にはホウ素は打ち込まれず、薄膜
レジストパターン７ｂが形成されたゲート形成領域部に
は若干の打ち込みが成される。そして、厚膜レジストパ
ターン７ａ及び薄膜レジストパターン７ｂに被覆されて
いない領域には通常通りイオン注入が施されることとな
る。従って、図１（ｄ）に示すようにゲート形成領域部
には浅いイオン注入層１７ａが形成され、ゲート形成領
域の両側、すなわち後にソース／ドレイン拡散層が形成
される領域部には深いイオン注入層１７ｂが形成される
ことになる。
【００５４】次に、図２（ａ）に示すように、レジスト
パターン７ａ，７ｂを除去した後、ｎウェル形成領域に
ｎウェルを形成するためのレジストパターン８ａ，８ｂ
を、レジストパターン７ａ，７ｂの形成と同様の方法を
用いて形成する。すなわち、ｐウェル形成領域における
イオン注入層１７ａ，１７ｂを厚膜レジストパターン８
ａで覆い、ｎウェル形成領域におけるゲート形成領域を
薄膜レジストパターン８ｂで覆うようにする。
パターン７ａ，７ｂを除去した後、ｎウェル形成領域に
ｎウェルを形成するためのレジストパターン８ａ，８ｂ
を、レジストパターン７ａ，７ｂの形成と同様の方法を
用いて形成する。すなわち、ｐウェル形成領域における
イオン注入層１７ａ，１７ｂを厚膜レジストパターン８
ａで覆い、ｎウェル形成領域におけるゲート形成領域を
薄膜レジストパターン８ｂで覆うようにする。
【００５５】次に、レジストパターン８ａ，８ｂをマス
クとしてｎウェルを形成するためのイオン注入を行う。
ここでは、前述したホウ素（Ｂ）とは逆導電型の不純物
である燐（Ｐ）をイオン注入する。この際、ゲート電極
形成領域の薄膜レジストパターン８ｂを透過する加速エ
ネルギーに設定してイオン注入を行う。具体的には、厚
膜レジストパターン８ａが膜厚１．０μｍ程度、薄膜レ
ジストパターン８ｂが膜厚０．１２μｍ程度に形成され
ている場合に、不純物として燐（Ｐ）を用い、加速エネ
ルギー１５０ＫｅＶ程度、ドーズ量１．５×１０13／ｃ
ｍ2 程度の条件にてイオン注入を行う。
クとしてｎウェルを形成するためのイオン注入を行う。
ここでは、前述したホウ素（Ｂ）とは逆導電型の不純物
である燐（Ｐ）をイオン注入する。この際、ゲート電極
形成領域の薄膜レジストパターン８ｂを透過する加速エ
ネルギーに設定してイオン注入を行う。具体的には、厚
膜レジストパターン８ａが膜厚１．０μｍ程度、薄膜レ
ジストパターン８ｂが膜厚０．１２μｍ程度に形成され
ている場合に、不純物として燐（Ｐ）を用い、加速エネ
ルギー１５０ＫｅＶ程度、ドーズ量１．５×１０13／ｃ
ｍ2 程度の条件にてイオン注入を行う。
【００５６】この条件でイオン注入を行った場合、シリ
コン半導体基板１に対してＲｐ＝１８８８Å程度の深さ
で不純物が打ち込まれ、△Ｒｐ＝６２８Å程度のバラツ
キの範囲で分布することになる。
コン半導体基板１に対してＲｐ＝１８８８Å程度の深さ
で不純物が打ち込まれ、△Ｒｐ＝６２８Å程度のバラツ
キの範囲で分布することになる。
【００５７】レジスト膜に対してはシリコン半導体基板
１の場合とほとんど同等である。一方、シリコン酸化膜
に対してはＲｐ＝１５３７Å程度の深さで打込まれ、△
Ｒｐ＝４６１Å程度のバラツキの範囲で分布する。
１の場合とほとんど同等である。一方、シリコン酸化膜
に対してはＲｐ＝１５３７Å程度の深さで打込まれ、△
Ｒｐ＝４６１Å程度のバラツキの範囲で分布する。
【００５８】従って、結果的には厚膜レジストパターン
８ａが被覆された箇所には燐（Ｐ）は打ち込まれず、薄
膜レジストパターン８ｂが形成されたゲート形成領域部
には若干の打ち込みが成される。そして、厚膜レジスト
パターン８ａ及び薄膜レジストパターン８ｂに被覆され
ていない領域には通常通りイオン注入が施されることと
なる。従って、図２（ａ）に示すようにゲート形成領域
部には浅いイオン注入層１８ａが形成され、ゲート形成
領域の両側、すなわち後にソース／ドレイン拡散層が形
成される領域部には深いイオン注入層１８ｂが形成され
ることになる。
８ａが被覆された箇所には燐（Ｐ）は打ち込まれず、薄
膜レジストパターン８ｂが形成されたゲート形成領域部
には若干の打ち込みが成される。そして、厚膜レジスト
パターン８ａ及び薄膜レジストパターン８ｂに被覆され
ていない領域には通常通りイオン注入が施されることと
なる。従って、図２（ａ）に示すようにゲート形成領域
部には浅いイオン注入層１８ａが形成され、ゲート形成
領域の両側、すなわち後にソース／ドレイン拡散層が形
成される領域部には深いイオン注入層１８ｂが形成され
ることになる。
【００５９】次に、図２（ｂ）に示すように、イオン注
入層１７ａ，１７ｂ，１８ａ，１８ｂを拡散させるため
に、温度１１５０℃程度、Ｎ2 雰囲気にて６時間程度の
熱処理を施す。これにより、ｐウェル９、ｎウェル１０
からなるツインウェル構造を完成させる。そして、上述
した製造工程により、これらのｐウェル９、ｎウェル１
０のゲート電極形成領域にのみ選択的に浅いウエル層と
された構造を形成することが可能となる。
入層１７ａ，１７ｂ，１８ａ，１８ｂを拡散させるため
に、温度１１５０℃程度、Ｎ2 雰囲気にて６時間程度の
熱処理を施す。これにより、ｐウェル９、ｎウェル１０
からなるツインウェル構造を完成させる。そして、上述
した製造工程により、これらのｐウェル９、ｎウェル１
０のゲート電極形成領域にのみ選択的に浅いウエル層と
された構造を形成することが可能となる。
【００６０】次に、図２（ｃ）に示すように、ｐウェル
９、ｎウェル１０の表面にゲート酸化膜を形成した後、
ＣＶＤ法により不純物がドープされた多結晶シリコン膜
を形成し、ゲート電極形状にパターニングする。その
後、ゲート電極の両側における各々のウェル表面領域に
ソース／ドレイン拡散層となる一対の不純物拡散層１
３，１４を形成する。これにより、ｐウェル９に形成さ
れたｎＭＯＳトランジスタ、ｎウェル１０に形成された
ｐＭＯＳトランジスタを完成させる。
９、ｎウェル１０の表面にゲート酸化膜を形成した後、
ＣＶＤ法により不純物がドープされた多結晶シリコン膜
を形成し、ゲート電極形状にパターニングする。その
後、ゲート電極の両側における各々のウェル表面領域に
ソース／ドレイン拡散層となる一対の不純物拡散層１
３，１４を形成する。これにより、ｐウェル９に形成さ
れたｎＭＯＳトランジスタ、ｎウェル１０に形成された
ｐＭＯＳトランジスタを完成させる。
【００６１】以上説明したように、第１の実施形態にお
いては、非透過領域６ａ、露光装置の有する限界解像力
以下の複数の遮光部（ライン）と透過部（スペース）に
て構成された半透過領域６ｂ及び透過領域６ｃを有する
レチクルを用いてフォトリソグラフィーを行う。
いては、非透過領域６ａ、露光装置の有する限界解像力
以下の複数の遮光部（ライン）と透過部（スペース）に
て構成された半透過領域６ｂ及び透過領域６ｃを有する
レチクルを用いてフォトリソグラフィーを行う。
【００６２】この際、半透過領域６ｂにおける透過部
（スペース）は最小分解能以下に形成されているため、
レジストの感光量を低減させることができる。また、遮
光部（ライン）においても左右に隣接する透過部（スペ
ース）からの回折光が生じるため、これらの回折光の重
複により透過部（スペース）と同等の露光量が得られる
ことになる。
（スペース）は最小分解能以下に形成されているため、
レジストの感光量を低減させることができる。また、遮
光部（ライン）においても左右に隣接する透過部（スペ
ース）からの回折光が生じるため、これらの回折光の重
複により透過部（スペース）と同等の露光量が得られる
ことになる。
【００６３】これにより、ウェル形成の際のイオン注入
のマスクとなるレジストパターンとして、厚膜レジスト
パターン７ａ（８ａ）と薄膜レジストパターン７ｂ（８
ｂ）を同時に形成することができる。そして、厚膜レジ
ストパターン７ａ（８ａ）を透過させずに、薄膜レジス
トパターン７ｂ（８ｂ）を透過させるように不純物のイ
オン注入を行うことにより、薄膜レジストパターン７ｂ
（８ｂ）の下層が浅く形成されたウェル構造を形成する
ことができる。
のマスクとなるレジストパターンとして、厚膜レジスト
パターン７ａ（８ａ）と薄膜レジストパターン７ｂ（８
ｂ）を同時に形成することができる。そして、厚膜レジ
ストパターン７ａ（８ａ）を透過させずに、薄膜レジス
トパターン７ｂ（８ｂ）を透過させるように不純物のイ
オン注入を行うことにより、薄膜レジストパターン７ｂ
（８ｂ）の下層が浅く形成されたウェル構造を形成する
ことができる。
【００６４】（第２の実施形態）以下、本発明の第２の
実施形態を図面に基づいて説明する。図６及び図７は、
ｎウェル、ｐウェルからなるツインウェル構造上のｎＭ
ＯＳトランジスタ、ｐＭＯＳトランジスタの製造方法を
工程順に示した概略断面図である。なお、図６及び図７
において第１の実施形態と実質的に同一な構成要素等に
ついては同一符号を記す。
実施形態を図面に基づいて説明する。図６及び図７は、
ｎウェル、ｐウェルからなるツインウェル構造上のｎＭ
ＯＳトランジスタ、ｐＭＯＳトランジスタの製造方法を
工程順に示した概略断面図である。なお、図６及び図７
において第１の実施形態と実質的に同一な構成要素等に
ついては同一符号を記す。
【００６５】先ず、ウエル形成に先立って半導体基板上
にいわゆるＬＯＣＯＳ法によりフィールド酸化膜を形成
して素子分離を行う。
にいわゆるＬＯＣＯＳ法によりフィールド酸化膜を形成
して素子分離を行う。
【００６６】すなわち、図６（ａ）に示すように、シリ
コン半導体基板１上にドライ酸化、もしくは水素を燃焼
して水を生成して酸化させるパイロジェニック法等によ
って、シリコン酸化膜２を１００〜３００Å程度の膜厚
に形成する。このシリコン酸化膜２はシリコン窒化膜を
形成する際のパッドの役割を果たす。その後、選択酸化
時のマスクとして機能する窒化シリコン膜３を低圧化学
気相成長（ＬＰＣＶＤ）法等によりｌ０００〜１５００
Å程度の膜厚に形成する。
コン半導体基板１上にドライ酸化、もしくは水素を燃焼
して水を生成して酸化させるパイロジェニック法等によ
って、シリコン酸化膜２を１００〜３００Å程度の膜厚
に形成する。このシリコン酸化膜２はシリコン窒化膜を
形成する際のパッドの役割を果たす。その後、選択酸化
時のマスクとして機能する窒化シリコン膜３を低圧化学
気相成長（ＬＰＣＶＤ）法等によりｌ０００〜１５００
Å程度の膜厚に形成する。
【００６７】続いて、素子分離領域において開口部が形
成されたレジストパターンをフォトリソグラフィーによ
り形成し、ドライエッチングにより素子分離領域のシリ
コン窒化膜３をエッチングする。一例として、ＣＦ4 ／
Ｏ2 ／Ｎ2 の混合雰囲気を用いたケミカルドライエッチ
ングによりシリコン窒化膜３を選択的に除去する。
成されたレジストパターンをフォトリソグラフィーによ
り形成し、ドライエッチングにより素子分離領域のシリ
コン窒化膜３をエッチングする。一例として、ＣＦ4 ／
Ｏ2 ／Ｎ2 の混合雰囲気を用いたケミカルドライエッチ
ングによりシリコン窒化膜３を選択的に除去する。
【００６８】次に、図６（ｂ）に示すように、パイロジ
ェニック法等により、９５０〜１０００℃程度の酸化設
定温度で５０００〜７０００Å程度の膜厚のフィールド
酸化膜４を形成する。これにより、フィールド酸化膜４
からなる素子分離構造が完成して素子活性領域１９，２
０が画定される。
ェニック法等により、９５０〜１０００℃程度の酸化設
定温度で５０００〜７０００Å程度の膜厚のフィールド
酸化膜４を形成する。これにより、フィールド酸化膜４
からなる素子分離構造が完成して素子活性領域１９，２
０が画定される。
【００６９】次に、図６（ｃ）に示すように、素子活性
領域１９，２０の表面におけるシリコン半導体基板１の
表面に、ドライ酸化、もしくは水素を燃焼し、水を生成
して酸化させるパイロジェニック法等により１００Å程
度の膜厚のシリコン酸化膜５を形成する。このシリコン
酸化膜５は、ウェル形成時のイオン注入によるシリコン
半導体基板１へのダメージを防止するとともに、高温熱
処理によるウェル拡散処理時の外方拡散（アウトディフ
ュージョン）の防止をすることができる。
領域１９，２０の表面におけるシリコン半導体基板１の
表面に、ドライ酸化、もしくは水素を燃焼し、水を生成
して酸化させるパイロジェニック法等により１００Å程
度の膜厚のシリコン酸化膜５を形成する。このシリコン
酸化膜５は、ウェル形成時のイオン注入によるシリコン
半導体基板１へのダメージを防止するとともに、高温熱
処理によるウェル拡散処理時の外方拡散（アウトディフ
ュージョン）の防止をすることができる。
【００７０】そして、素子活性領域１９，２０にｐウェ
ル形成のイオン注入に先だってフォトリソグラフィーに
よりレジストパターン７ａ，７ｂを形成する。
ル形成のイオン注入に先だってフォトリソグラフィーに
よりレジストパターン７ａ，７ｂを形成する。
【００７１】図６（ｃ）には、このフォトリソグラフィ
ーの露光に使用するレチクル１６を示している。レチク
ル１６は、ｐウェル領域が透過領域１６ｃとされ、ｐウ
ェル形成領域以外の非イオン打ち込み領域であるｎウェ
ル形成領域はクロムで全面被覆形成された非透過領域１
６ａとされている。
ーの露光に使用するレチクル１６を示している。レチク
ル１６は、ｐウェル領域が透過領域１６ｃとされ、ｐウ
ェル形成領域以外の非イオン打ち込み領域であるｎウェ
ル形成領域はクロムで全面被覆形成された非透過領域１
６ａとされている。
【００７２】そして、ｐウェル形成領域内のゲート電極
形成領域は、位相反転技術等で用いられる薄膜クロム
（Ｃｒ）、モリブデンシリコン（Ｍｏ−Ｓｉ）等による
ハーフトーンのパターン１６ｂとされている。
形成領域は、位相反転技術等で用いられる薄膜クロム
（Ｃｒ）、モリブデンシリコン（Ｍｏ−Ｓｉ）等による
ハーフトーンのパターン１６ｂとされている。
【００７３】すなわち、レチクル１６はｎウェル形成領
域は遮光領域とされ、ｐウェル形成領域のゲート電極形
成領域は半透過領域とされ、その他のｐウェル形成領域
は透過領域とされている。そして、このレチクル１６を
用いてフォトリソグラフィーの露光を行う。
域は遮光領域とされ、ｐウェル形成領域のゲート電極形
成領域は半透過領域とされ、その他のｐウェル形成領域
は透過領域とされている。そして、このレチクル１６を
用いてフォトリソグラフィーの露光を行う。
【００７４】その後、現像を行うことにより、図６
（ｃ）に示すように、ｎウェル形成領域上にイオン注入
時の阻止膜として厚膜レジストパターン７ａを形成し、
ｐウェル形成領域内のゲート電極形成領域に薄膜レジス
トパターン７ｂを形成し、薄膜レジストパターン７ｂの
両側に隣接して開口部を形成することができる。
（ｃ）に示すように、ｎウェル形成領域上にイオン注入
時の阻止膜として厚膜レジストパターン７ａを形成し、
ｐウェル形成領域内のゲート電極形成領域に薄膜レジス
トパターン７ｂを形成し、薄膜レジストパターン７ｂの
両側に隣接して開口部を形成することができる。
【００７５】ここで、第１の実施形態と同様に、ゲート
電極形成領域のレジストパターン７ｂの幅寸法は、露光
時のアライメントズレ、熱処理によるウェル拡散時の横
方向拡散を考慮に入れると下記寸法Ａに設定するのが望
ましい。 Ｂ≦Ａ≦Ｃ ここで、 Ａ：ゲート領域部のレジストパターン寸法 Ｂ：設計上ゲート電極寸法 Ｃ：ゲート電極形成のフォトリソグラフィー工程に生じ
るアライメントズレ（３σ値） である。
電極形成領域のレジストパターン７ｂの幅寸法は、露光
時のアライメントズレ、熱処理によるウェル拡散時の横
方向拡散を考慮に入れると下記寸法Ａに設定するのが望
ましい。 Ｂ≦Ａ≦Ｃ ここで、 Ａ：ゲート領域部のレジストパターン寸法 Ｂ：設計上ゲート電極寸法 Ｃ：ゲート電極形成のフォトリソグラフィー工程に生じ
るアライメントズレ（３σ値） である。
【００７６】次に、図６（ｄ）に示すように、ｐウェル
を形成するためのイオン注入を行う。この際、ゲート電
極形成領域の薄膜レジストパターン７ｂを透過する加速
エネルギーに設定してイオン注入を行う。具体的には、
厚膜レジストパターン７ａが膜厚０．８μｍ程度、薄膜
レジストパターン７ｂが膜厚０．４μｍ程度に形成され
ている場合に、不純物としてホウ素（Ｂ）を用い、加速
エネルギー１５０ＫｅＶ程度、ドーズ量９．０×１０11
／ｃｍ2 程度の条件にてイオン注入を行う。
を形成するためのイオン注入を行う。この際、ゲート電
極形成領域の薄膜レジストパターン７ｂを透過する加速
エネルギーに設定してイオン注入を行う。具体的には、
厚膜レジストパターン７ａが膜厚０．８μｍ程度、薄膜
レジストパターン７ｂが膜厚０．４μｍ程度に形成され
ている場合に、不純物としてホウ素（Ｂ）を用い、加速
エネルギー１５０ＫｅＶ程度、ドーズ量９．０×１０11
／ｃｍ2 程度の条件にてイオン注入を行う。
【００７７】この条件でイオン注入を行った場合、シリ
コン半導体基板１に対してＲｐ＝４２０５Å程度の深さ
で不純物が打ち込まれ、△Ｒｐ＝８３４Å程度のバラツ
キの範囲で分布することになる。
コン半導体基板１に対してＲｐ＝４２０５Å程度の深さ
で不純物が打ち込まれ、△Ｒｐ＝８３４Å程度のバラツ
キの範囲で分布することになる。
【００７８】レジスト膜に対してはシリコン半導体基板
１の場合とほとんど同等である。一方、シリコン酸化膜
に対してはＲｐ＝４４３４Å程度の深さで打込まれ、△
Ｒｐ＝８５１Å程度のバラツキの範囲で分布する。
１の場合とほとんど同等である。一方、シリコン酸化膜
に対してはＲｐ＝４４３４Å程度の深さで打込まれ、△
Ｒｐ＝８５１Å程度のバラツキの範囲で分布する。
【００７９】従って、結果的には厚膜レジストパターン
７ａが被覆された箇所にはホウ素は打ち込まれず、薄膜
レジストパターン７ｂが形成されたゲート形成領域部に
は若干の打ち込みが成される。そして、レジストパター
ン７ａ，７ｂに被覆されていない領域には通常通りイオ
ン注入が施されることとなる。従って、図６（ｄ）に示
すようにゲート形成領域部には浅いイオン注入層１７ａ
が形成され、ゲート形成領域の両側、すなわち後にソー
ス／ドレイン拡散層が形成される領域部には深いイオン
注入層１７ｂが形成されることになる。
７ａが被覆された箇所にはホウ素は打ち込まれず、薄膜
レジストパターン７ｂが形成されたゲート形成領域部に
は若干の打ち込みが成される。そして、レジストパター
ン７ａ，７ｂに被覆されていない領域には通常通りイオ
ン注入が施されることとなる。従って、図６（ｄ）に示
すようにゲート形成領域部には浅いイオン注入層１７ａ
が形成され、ゲート形成領域の両側、すなわち後にソー
ス／ドレイン拡散層が形成される領域部には深いイオン
注入層１７ｂが形成されることになる。
【００８０】次に、図７（ａ）に示すように、レジスト
パターン７ａ，７ｂを除去した後、ｎウェル形成領域に
ｎウェル形成するためのレジストパターン８ａ，８ｂ
を、レジストパターン７ａ，７ｂの形成と同様の方法を
用いて形成する。すなわち、ｎウェル形成領域以外はク
ロムで全面被覆され、ｎウェル形成領域のゲート電極形
成領域はハーフトーンのパターンが形成され、ｎウェル
形成領域のゲート電極形成領域以外の領域は透過部とさ
れたレチクルを用いてフォトリソグラフィーの露光を行
う。
パターン７ａ，７ｂを除去した後、ｎウェル形成領域に
ｎウェル形成するためのレジストパターン８ａ，８ｂ
を、レジストパターン７ａ，７ｂの形成と同様の方法を
用いて形成する。すなわち、ｎウェル形成領域以外はク
ロムで全面被覆され、ｎウェル形成領域のゲート電極形
成領域はハーフトーンのパターンが形成され、ｎウェル
形成領域のゲート電極形成領域以外の領域は透過部とさ
れたレチクルを用いてフォトリソグラフィーの露光を行
う。
【００８１】これにより、ｐウェル形成領域におけるイ
オン注入層１７ａ，１７ｂを厚膜レジストパターン８ａ
で覆い、ｎウェル形成領域におけるゲート形成領域を薄
膜レジストパターン８ｂで覆うようにレジストパターン
を形成する。
オン注入層１７ａ，１７ｂを厚膜レジストパターン８ａ
で覆い、ｎウェル形成領域におけるゲート形成領域を薄
膜レジストパターン８ｂで覆うようにレジストパターン
を形成する。
【００８２】次に、レジストパターン８ａ，８ｂをマス
クとしてｎウェルを形成するためのイオン注入を行う。
ここでは、前述したホウ素（Ｂ）とは逆導電型の不純物
である燐（Ｐ）をイオン注入する。この際、ゲート電極
形成領域の薄膜レジストパターン８ｂを透過する加速エ
ネルギーに設定してイオン注入を行う。具体的には、厚
膜レジストパターン８ａが膜厚０．４μｍ程度、薄膜レ
ジストパターン８ｂが膜厚０．２μｍ程度に形成されて
いる場合に、不純物として燐（Ｐ）を用い、加速エネル
ギー１５０ＫｅＶ程度、ドーズ量１．５×１０13／ｃｍ
2 程度の条件にてイオン注入を行う。
クとしてｎウェルを形成するためのイオン注入を行う。
ここでは、前述したホウ素（Ｂ）とは逆導電型の不純物
である燐（Ｐ）をイオン注入する。この際、ゲート電極
形成領域の薄膜レジストパターン８ｂを透過する加速エ
ネルギーに設定してイオン注入を行う。具体的には、厚
膜レジストパターン８ａが膜厚０．４μｍ程度、薄膜レ
ジストパターン８ｂが膜厚０．２μｍ程度に形成されて
いる場合に、不純物として燐（Ｐ）を用い、加速エネル
ギー１５０ＫｅＶ程度、ドーズ量１．５×１０13／ｃｍ
2 程度の条件にてイオン注入を行う。
【００８３】この条件でイオン注入を行った場合、シリ
コン半導体基板１に対してＲｐ＝１８８８Å程度の深さ
で不純物が打ち込まれ、△Ｒｐ＝６２８Å程度のバラツ
キの範囲で分布することになる。
コン半導体基板１に対してＲｐ＝１８８８Å程度の深さ
で不純物が打ち込まれ、△Ｒｐ＝６２８Å程度のバラツ
キの範囲で分布することになる。
【００８４】レジスト膜に対してはシリコン半導体基板
１の場合とほとんど同等である。一方、シリコン酸化膜
に対してはＲｐ＝１５３７Å程度の深さで打込まれ、△
Ｒｐ＝４６１Å程度のバラツキの範囲で分布する。
１の場合とほとんど同等である。一方、シリコン酸化膜
に対してはＲｐ＝１５３７Å程度の深さで打込まれ、△
Ｒｐ＝４６１Å程度のバラツキの範囲で分布する。
【００８５】従って、結果的には厚膜レジストパターン
８ａが被覆された箇所には燐（Ｐ）は打ち込まれず、薄
膜レジストパターン８ｂが形成されたゲート形成領域部
には若干の打ち込みが成される。そして、レジストパタ
ーン８ａ，８ｂに被覆されていない領域には通常通りイ
オン注入が施されることとなる。従って、図７（ａ）に
示すようにゲート形成領域部には浅いイオン注入層１８
ａが形成され、ゲート形成領域の両側、すなわち後にソ
ース／ドレイン拡散層が形成される領域部には深いイオ
ン注入層１８ｂが形成されることになる。
８ａが被覆された箇所には燐（Ｐ）は打ち込まれず、薄
膜レジストパターン８ｂが形成されたゲート形成領域部
には若干の打ち込みが成される。そして、レジストパタ
ーン８ａ，８ｂに被覆されていない領域には通常通りイ
オン注入が施されることとなる。従って、図７（ａ）に
示すようにゲート形成領域部には浅いイオン注入層１８
ａが形成され、ゲート形成領域の両側、すなわち後にソ
ース／ドレイン拡散層が形成される領域部には深いイオ
ン注入層１８ｂが形成されることになる。
【００８６】次に、図７（ｂ）に示すように、イオン注
入層１７ａ，１７ｂ，１８ａ，１８ｂを拡散させるため
に、温度１１５０℃程度、Ｎ2 雰囲気にて６時間程度の
熱処理を施す。これにより、ｐウェル９、ｎウェル１０
からなるツインウェル構造を完成させる。そして、上述
した製造工程により、これらのｐウェル９、ｎウェル１
０のゲート電極形成領域にのみ選択的に浅いウエル層と
された構造を形成することが可能となる。
入層１７ａ，１７ｂ，１８ａ，１８ｂを拡散させるため
に、温度１１５０℃程度、Ｎ2 雰囲気にて６時間程度の
熱処理を施す。これにより、ｐウェル９、ｎウェル１０
からなるツインウェル構造を完成させる。そして、上述
した製造工程により、これらのｐウェル９、ｎウェル１
０のゲート電極形成領域にのみ選択的に浅いウエル層と
された構造を形成することが可能となる。
【００８７】次に、図７（ｃ）に示すように、ｐウェル
９、ｎウェル１０の表面にゲート酸化膜を形成した後、
ＣＶＤ法により不純物がドープされた多結晶シリコン膜
を形成し、ゲート電極形状にパターニングする。その
後、ゲートの両側における各々のウェル表面領域にソー
ス／ドレイン拡散層となる一対の不純物拡散層１３，１
４を形成する。これにより、ｐウェル９に形成されたｎ
ＭＯＳトランジスタ、ｎウェル１０に形成されたｐＭＯ
Ｓトランジスタを完成させる。
９、ｎウェル１０の表面にゲート酸化膜を形成した後、
ＣＶＤ法により不純物がドープされた多結晶シリコン膜
を形成し、ゲート電極形状にパターニングする。その
後、ゲートの両側における各々のウェル表面領域にソー
ス／ドレイン拡散層となる一対の不純物拡散層１３，１
４を形成する。これにより、ｐウェル９に形成されたｎ
ＭＯＳトランジスタ、ｎウェル１０に形成されたｐＭＯ
Ｓトランジスタを完成させる。
【００８８】以上説明したように、第２の実施形態にお
いては、非透過領域１６ａ、位相反転技術等で用いられ
る薄膜クロム（Ｃｒ）、モリブデンシリコン（Ｍｏ−Ｓ
ｉ）等によるハーフトーンのパターン１６ｂ及び透過領
域１６ｃを有するレチクルを用いてフォトリソグラフィ
ーを行う。
いては、非透過領域１６ａ、位相反転技術等で用いられ
る薄膜クロム（Ｃｒ）、モリブデンシリコン（Ｍｏ−Ｓ
ｉ）等によるハーフトーンのパターン１６ｂ及び透過領
域１６ｃを有するレチクルを用いてフォトリソグラフィ
ーを行う。
【００８９】この際、ハーフトーンのパターン１６ｂに
おいてはレジストの感光量を低減させることができる。
従って、完全に遮光が成される非透過領域１６ａに形成
されるレジストパターンの膜厚よりも薄い膜厚のレジス
トパターンを形成することが可能である。
おいてはレジストの感光量を低減させることができる。
従って、完全に遮光が成される非透過領域１６ａに形成
されるレジストパターンの膜厚よりも薄い膜厚のレジス
トパターンを形成することが可能である。
【００９０】これにより、ウェル形成の際のイオン注入
のマスクとなるレジストパターンとして、厚膜レジスト
パターン７ａ（８ａ）と薄膜レジストパターン７ｂ（８
ｂ）を同時に形成することができる。そして、厚膜レジ
ストパターン７ａ（８ａ）を透過させずに、薄膜レジス
トパターン７ｂ（８ｂ）を透過させるように不純物のイ
オン注入を行うことにより、薄膜レジストパターン７ｂ
（８ｂ）の下層が浅く形成されたウェル構造を形成する
ことができる。
のマスクとなるレジストパターンとして、厚膜レジスト
パターン７ａ（８ａ）と薄膜レジストパターン７ｂ（８
ｂ）を同時に形成することができる。そして、厚膜レジ
ストパターン７ａ（８ａ）を透過させずに、薄膜レジス
トパターン７ｂ（８ｂ）を透過させるように不純物のイ
オン注入を行うことにより、薄膜レジストパターン７ｂ
（８ｂ）の下層が浅く形成されたウェル構造を形成する
ことができる。
【００９１】
【発明の効果】本発明によれば、ツインウェル構造を有
する半導体装置において、各々のウェルをゲート電極を
形成する領域が周辺よりも浅く形成された構造とするこ
とができる。従って、ゲート空乏容量を減少させ、サブ
スレッシュホールド特性が改善され、ジャンクションリ
ーク電流を減少させることが可能である。これにより、
低消費電力、且つ高速化を達成した半導体装置の製造方
法を提供することができる。
する半導体装置において、各々のウェルをゲート電極を
形成する領域が周辺よりも浅く形成された構造とするこ
とができる。従って、ゲート空乏容量を減少させ、サブ
スレッシュホールド特性が改善され、ジャンクションリ
ーク電流を減少させることが可能である。これにより、
低消費電力、且つ高速化を達成した半導体装置の製造方
法を提供することができる。
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図２】図１に続いて、本発明の第１の実施形態に係る
半導体装置の製造方法を工程順に示す概略断面図であ
る。
半導体装置の製造方法を工程順に示す概略断面図であ
る。
【図３】本発明の第１の実施形態に係る半導体装置のレ
ジストパターンの形成方法を説明する図である。
ジストパターンの形成方法を説明する図である。
【図４】本発明の第１の実施形態に係る半導体装置のレ
ジストパターンの形成方法を説明する図である。
ジストパターンの形成方法を説明する図である。
【図５】本発明の第１の実施形態に係る半導体装置のレ
ジストパターンの露光量と残膜厚の関係を示す特性図で
ある。
ジストパターンの露光量と残膜厚の関係を示す特性図で
ある。
【図６】本発明の第２の実施形態に係る半導体装置の製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図７】図６に続いて、本発明の第２の実施形態に係る
半導体装置の製造方法を工程順に示す概略断面図であ
る。
半導体装置の製造方法を工程順に示す概略断面図であ
る。
【図８】従来の半導体装置の一例を示す概略断面図であ
る。
る。
【図９】従来の半導体装置の他の例を示す概略断面図で
ある。
ある。
【図１０】従来の半導体装置における問題点を示す概略
断面図である。
断面図である。
１ シリコン半導体基板 ２，５ シリコン酸化膜 ３ シリコン窒化膜 ６，１６ レチクル ６ａ，１６ａ 非透過領域 ６ｂ 半透過領域 ６ｃ，１６ｃ 透過領域 ７ａ，８ａ 厚膜レジストパターン ７ｂ，８ｂ 薄膜レジストパターン ９ ｐウェル １０ ｎウェル １３，１４ 不純物拡散層 １６ｂ ハーフトーンのパターン １７ａ，１８ａ 浅いイオン注入層 １７ｂ，１８ｂ 深いイオン注入層 １９，２０ 素子活性領域
Claims (6)
- 【請求項１】 半導体基板上にウェル構造を有する半導
体装置の製造方法であって、 薄膜領域と厚膜領域を有し、前記薄膜領域に隣接して開
口部が形成された第１のレジストパターンを前記半導体
基板上に形成する第１の工程と、 前記第１のレジストパターンをマスクとして前記薄膜領
域を透過し前記厚膜領域を透過しないように第１の不純
物のイオン注入を行い、前記半導体基板に前記薄膜領域
の下層が前記開口部の下層よりも浅くなるように第１の
イオン注入層を形成する第２の工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記第１のイオン注入層がｐ型のイオン
注入層又はｎ型のイオン注入層であって、 前記第２の工程後、前記第１のレジストパターンを除去
する第３の工程と、 薄膜領域と厚膜領域を有し前記薄膜領域に隣接して開口
部が形成された第２のレジストパターンを形成し、前記
厚膜領域により前記第１のイオン注入層を覆う第４の工
程と、 前記第２のレジストパターンをマスクとして前記薄膜領
域を透過し前記厚膜領域を透過しないように前記第１の
不純物と逆導電型の第２の不純物のイオン注入を行い、
前記半導体基板に前記薄膜領域の下層が前記開口部の下
層よりも浅くなるように第２のイオン注入層を形成する
第５の工程と、 前記半導体基板に熱処理を施して、前記第１及び第２の
イオン注入層を拡散させて第１及び第２のウェルを形成
する第６の工程とを更に有することを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の工程において、露光装置の有
する最小分解能以下の幅で透過部と遮光部が交互に構成
された領域を有するレチクルを用いてフォトリソグラフ
ィーを施し、前記領域を透過した光線により前記薄膜領
域を形成することを特徴とする請求項１又は２に記載の
半導体装置の製造方法。 - 【請求項４】 前記第４の工程において、露光装置の有
する最小分解能以下の幅で透過部と遮光部が交互に構成
された領域を有するレチクルを用いてフォトリソグラフ
ィーを施し、前記領域を透過した光線により前記薄膜領
域を形成することを特徴とする請求項２又は３に記載の
半導体装置の製造方法。 - 【請求項５】 前記第１の工程において、薄膜クロムあ
るいはモリブデンシリコンによるハーフトーンのパター
ンから成る領域を有するレチクルを用いてフォトリソグ
ラフィーを施し、前記領域を透過した光線により前記薄
膜領域を形成することを特徴とする請求項１又は２に記
載の半導体装置の製造方法。 - 【請求項６】 前記第４の工程において、薄膜クロムあ
るいはモリブデンシリコンによるハーフトーンのパター
ンから成る領域を有するレチクルを用いてフォトリソグ
ラフィーを施し、前記領域を透過した光線により前記薄
膜領域を形成することを特徴とする請求項２又は５に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015061A JPH11204660A (ja) | 1998-01-09 | 1998-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015061A JPH11204660A (ja) | 1998-01-09 | 1998-01-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204660A true JPH11204660A (ja) | 1999-07-30 |
Family
ID=11878334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10015061A Pending JPH11204660A (ja) | 1998-01-09 | 1998-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204660A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152095A (ja) * | 2001-11-19 | 2003-05-23 | Fuji Electric Co Ltd | 高耐圧ｉｃおよびその製造方法 |
| JP2009027060A (ja) * | 2007-07-23 | 2009-02-05 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2009027062A (ja) * | 2007-07-23 | 2009-02-05 | Nec Electronics Corp | 半導体装置の製造方法 |
-
1998
- 1998-01-09 JP JP10015061A patent/JPH11204660A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152095A (ja) * | 2001-11-19 | 2003-05-23 | Fuji Electric Co Ltd | 高耐圧ｉｃおよびその製造方法 |
| JP2009027060A (ja) * | 2007-07-23 | 2009-02-05 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2009027062A (ja) * | 2007-07-23 | 2009-02-05 | Nec Electronics Corp | 半導体装置の製造方法 |
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