JPH0463545B2 - - Google Patents
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- JPH0463545B2 JPH0463545B2 JP57031346A JP3134682A JPH0463545B2 JP H0463545 B2 JPH0463545 B2 JP H0463545B2 JP 57031346 A JP57031346 A JP 57031346A JP 3134682 A JP3134682 A JP 3134682A JP H0463545 B2 JPH0463545 B2 JP H0463545B2
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- resistor
- terminal
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/206—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of combinations of capacitors and resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にフイルター回路のよ
うに、抵抗部と容量部、すなわち時定数素子を有
する半導体集積回路に適用し好適な半導体装置に
係わる。
うに、抵抗部と容量部、すなわち時定数素子を有
する半導体集積回路に適用し好適な半導体装置に
係わる。
現在、抵抗部と容量部とを有するCR時定数回
路、例えばフイルター回路を内蔵した半導体集積
回路装置は、少なくとも一般に普及されるに至つ
ていない。これは、従来の製法では、高精度にそ
の時定数の設定がなされなかつたことにる。
路、例えばフイルター回路を内蔵した半導体集積
回路装置は、少なくとも一般に普及されるに至つ
ていない。これは、従来の製法では、高精度にそ
の時定数の設定がなされなかつたことにる。
しかしながら、抵抗や、容量に左程高い精度が
要求されない場合には、これら抵抗や容量を回路
素子の一部として含む集積回路を構成するものが
提供されている。
要求されない場合には、これら抵抗や容量を回路
素子の一部として含む集積回路を構成するものが
提供されている。
第１図にその一例を示すに、図示の例では共通
の半導体基体１に、NPNトランジスタ２と、容
量素子３と、抵抗素子４及び５が設けられた部分
が示されている。半導体基体１は、Ｐ型のサブス
トレイト６上にＮ型の半導体層７がエピタキシヤ
ル成長されてなる。半導体層７にはこれを横切つ
て例えば格子状にＰ型のアイソレーシヨン領域８
が形成され、これによつて各素子２〜５が形成さ
れる部分が分離されている。また９と、１０及び
１１は夫々トランジスタ２と、抵抗素子４及び５
の埋込み領域である。１２は基体１の表面に形成
されたSiO2等の絶縁層である。トランジスタ２
は、例えばアイソレーシヨン領域８によつて囲ま
れたＮ型の半導体層部分１３をコレクタ領域と
し、これの上に夫々拡散によつて形成されたＰ型
のベース領域１４とＮ型のエミツタ領域１５とを
有してなる。
の半導体基体１に、NPNトランジスタ２と、容
量素子３と、抵抗素子４及び５が設けられた部分
が示されている。半導体基体１は、Ｐ型のサブス
トレイト６上にＮ型の半導体層７がエピタキシヤ
ル成長されてなる。半導体層７にはこれを横切つ
て例えば格子状にＰ型のアイソレーシヨン領域８
が形成され、これによつて各素子２〜５が形成さ
れる部分が分離されている。また９と、１０及び
１１は夫々トランジスタ２と、抵抗素子４及び５
の埋込み領域である。１２は基体１の表面に形成
されたSiO2等の絶縁層である。トランジスタ２
は、例えばアイソレーシヨン領域８によつて囲ま
れたＮ型の半導体層部分１３をコレクタ領域と
し、これの上に夫々拡散によつて形成されたＰ型
のベース領域１４とＮ型のエミツタ領域１５とを
有してなる。
抵抗素子４はベース領域１４の拡散と同時に形
成した抵抗層１６によつて構成される。他方の抵
抗素子５はベース領域１４の拡散と同時に形成し
た領域１７及び１８を抵抗両端の端子領域として
これら間に渡つて基体１の表面に形成した絶縁層
１２上に低比抵抗の多結晶シリコンによりなる抵
抗層１９が被着されて構成される。また、容量素
子３は例えばトランジスタ２のエミツタ領域１５
の拡散時に形成した領域２０を一方の電極とな
し、この拡散時の領域２０上に生成される薄い酸
化膜２１を誘電体層としてこれの上にAl等の電
極金属層２２を被着してこれと誘電体層２１を介
して対抗する領域２０とのに静電容量Ｃを形成す
るようにしている。この電極金属層２２は抵抗層
１６の一端にオーミツクに接続されている。２３
は抵抗素子４の他方の電極、２４は容量３の領域
２０の端子電極、２５，２６及び２７は夫々トラ
ンジスタ２のコレクタ、ベース及びエミツタの各
電極で、エミツタ電極２７の他端は、抵抗素子５
の端子領域１８にオーミツクに連結された構成を
採つている。尚、抵抗素子４或いは容量素子３と
して多少その精度を上げようとする場合には、抵
抗層１６の形成を前述したベース領域１４の拡散
工程とは別工程での例えばボロンのイオン注入法
によつて形成し、容量素子３の誘電体層２１の形
成を前述した拡散工程による酸化膜とは別の減圧
CVD法（減圧化学的気相成長法）或いは酸化処
理によつて形成する。
成した抵抗層１６によつて構成される。他方の抵
抗素子５はベース領域１４の拡散と同時に形成し
た領域１７及び１８を抵抗両端の端子領域として
これら間に渡つて基体１の表面に形成した絶縁層
１２上に低比抵抗の多結晶シリコンによりなる抵
抗層１９が被着されて構成される。また、容量素
子３は例えばトランジスタ２のエミツタ領域１５
の拡散時に形成した領域２０を一方の電極とな
し、この拡散時の領域２０上に生成される薄い酸
化膜２１を誘電体層としてこれの上にAl等の電
極金属層２２を被着してこれと誘電体層２１を介
して対抗する領域２０とのに静電容量Ｃを形成す
るようにしている。この電極金属層２２は抵抗層
１６の一端にオーミツクに接続されている。２３
は抵抗素子４の他方の電極、２４は容量３の領域
２０の端子電極、２５，２６及び２７は夫々トラ
ンジスタ２のコレクタ、ベース及びエミツタの各
電極で、エミツタ電極２７の他端は、抵抗素子５
の端子領域１８にオーミツクに連結された構成を
採つている。尚、抵抗素子４或いは容量素子３と
して多少その精度を上げようとする場合には、抵
抗層１６の形成を前述したベース領域１４の拡散
工程とは別工程での例えばボロンのイオン注入法
によつて形成し、容量素子３の誘電体層２１の形
成を前述した拡散工程による酸化膜とは別の減圧
CVD法（減圧化学的気相成長法）或いは酸化処
理によつて形成する。
しかしながら、いずれの場合も、これら抵抗と
容量とは夫々別の工程、作業で独立に作製される
のが一般的であるために、両者の抵抗値、及び容
量値は独立にばらつきを有するものであつて、両
者が関連性を持たないために両者によつて時定数
を決定する場合、これを正確に、再現性良く設定
することは、極めて困難である。
容量とは夫々別の工程、作業で独立に作製される
のが一般的であるために、両者の抵抗値、及び容
量値は独立にばらつきを有するものであつて、両
者が関連性を持たないために両者によつて時定数
を決定する場合、これを正確に、再現性良く設定
することは、極めて困難である。
一方、これら抵抗及び容量の各値は、そのシー
ト抵抗及び誘電率については比較的ばらつきがな
い値に設定できることから、むしろ、その幾何学
的要因がこれら抵抗値及び容量値のばらつき発生
の原因となつている。例えば抵抗値Ｒについてみ
れば、これは、 Ｒ＝ρs・ｌ／Ｗ ……(1) で与えられる。ここにρsはシート抵抗、Ｗ及びｌ
は抵抗層１６の幅及び長さであるがこれらＷ及び
ｌについてもばたつきが問題となる。すなわち抵
抗層１６の形成は基体１の表面に拡散或いはイオ
ン注入のマスク層となる例えばSiO2等の絶縁層
を形成し、これに不純物の拡散或いはイオン注入
等による選択的ドーピングのための開口を穿設す
るものであるが、この開口は通常フオトエツチン
グによつて行うものであつて、このフオトエツチ
ングに伴うフオトレジストに対する露光現像及び
SiO2マスク層のエツチング等における誤差によ
り比較的大きなばらつきが生じる。このことは容
量Ｃについても同様にいえることである。
ト抵抗及び誘電率については比較的ばらつきがな
い値に設定できることから、むしろ、その幾何学
的要因がこれら抵抗値及び容量値のばらつき発生
の原因となつている。例えば抵抗値Ｒについてみ
れば、これは、 Ｒ＝ρs・ｌ／Ｗ ……(1) で与えられる。ここにρsはシート抵抗、Ｗ及びｌ
は抵抗層１６の幅及び長さであるがこれらＷ及び
ｌについてもばたつきが問題となる。すなわち抵
抗層１６の形成は基体１の表面に拡散或いはイオ
ン注入のマスク層となる例えばSiO2等の絶縁層
を形成し、これに不純物の拡散或いはイオン注入
等による選択的ドーピングのための開口を穿設す
るものであるが、この開口は通常フオトエツチン
グによつて行うものであつて、このフオトエツチ
ングに伴うフオトレジストに対する露光現像及び
SiO2マスク層のエツチング等における誤差によ
り比較的大きなばらつきが生じる。このことは容
量Ｃについても同様にいえることである。
本発明においては、このような欠点を効果的に
回避することができ、CR時定数の設定を高精度
に行うことができるようにし、もつてフイルター
回路等を内蔵した半導体集積回路を得ることがで
きるようにした半導体装置を提供するものであ
る。
回避することができ、CR時定数の設定を高精度
に行うことができるようにし、もつてフイルター
回路等を内蔵した半導体集積回路を得ることがで
きるようにした半導体装置を提供するものであ
る。
第２図以下を参照して本発明による半導体装置
を得る製法の一例を詳細に説明する。図示の例で
は容量及び抵抗を有する集積回路を得る場合であ
るが、図においてその容量部と抵抗部とのみを示
している。
を得る製法の一例を詳細に説明する。図示の例で
は容量及び抵抗を有する集積回路を得る場合であ
るが、図においてその容量部と抵抗部とのみを示
している。
この例においても、第２図に示すようにＰ型の
サブストレイト３１上にＮ型の半導体層３２がエ
ピタキシヤル成長された半導体基体３３が形成さ
れ、半導体層３２を横切つて例えば格子状パター
ンをもつてＰ型のアイソレーシヨン領域３４が形
成され、これによつて各回路素子、この例では容
量部及び抵抗部となる部分３２Ａおよび３２Ｂが
分離される。３５は部分３２Ｂにおいてサブスト
レイト３１及び半導体層３２間に渡つて設けられ
たＮ型の埋込み領域である。部分３２Ａの半導体
層３２上には例えば図示しないが他の回路素子と
してのNPNトランジスタのエミツタ領域の拡散
と同時に形成した高不純物濃度の領域３６が選択
的に形成され、他方の部分３２Ｂには同様の例え
ばNPNトランジスタにおけるベース領域に対す
るベース電極コンタクト用の低比抵抗拡散領域の
形成と同時に選択的に形成した高濃度の対の端子
領域３７及び３８が設けられる。基体３３の表面
にはSiO2等の絶縁層３９が被着されている。本
発明においてこの絶縁層３９に対して容量部と抵
抗部とを形成する部分に、これら容量部と抵抗部
を形成するための開口４０及び４１を同時に穿設
する。すなわち部分３２Ａに設けた高濃度領域３
６上と、部分３２Ｂにおける両端子領域３７及び
３８に跨る部分とに夫々開口４０及び４１を、例
えば同一作業によるフオトエツチングによつて同
時に穿設する。
サブストレイト３１上にＮ型の半導体層３２がエ
ピタキシヤル成長された半導体基体３３が形成さ
れ、半導体層３２を横切つて例えば格子状パター
ンをもつてＰ型のアイソレーシヨン領域３４が形
成され、これによつて各回路素子、この例では容
量部及び抵抗部となる部分３２Ａおよび３２Ｂが
分離される。３５は部分３２Ｂにおいてサブスト
レイト３１及び半導体層３２間に渡つて設けられ
たＮ型の埋込み領域である。部分３２Ａの半導体
層３２上には例えば図示しないが他の回路素子と
してのNPNトランジスタのエミツタ領域の拡散
と同時に形成した高不純物濃度の領域３６が選択
的に形成され、他方の部分３２Ｂには同様の例え
ばNPNトランジスタにおけるベース領域に対す
るベース電極コンタクト用の低比抵抗拡散領域の
形成と同時に選択的に形成した高濃度の対の端子
領域３７及び３８が設けられる。基体３３の表面
にはSiO2等の絶縁層３９が被着されている。本
発明においてこの絶縁層３９に対して容量部と抵
抗部とを形成する部分に、これら容量部と抵抗部
を形成するための開口４０及び４１を同時に穿設
する。すなわち部分３２Ａに設けた高濃度領域３
６上と、部分３２Ｂにおける両端子領域３７及び
３８に跨る部分とに夫々開口４０及び４１を、例
えば同一作業によるフオトエツチングによつて同
時に穿設する。
尚、この場合抵抗部を形成する開口４１の幅及
び長さをそれぞれW1及びL1とすると、W1≪L1と
して構成する。即ち第２図においてい紙面に沿う
方向の長さ（L1）を第２図の紙面に直交する方
向の幅（W1）に比し充分大なるパターンとして
形成する。
び長さをそれぞれW1及びL1とすると、W1≪L1と
して構成する。即ち第２図においてい紙面に沿う
方向の長さ（L1）を第２図の紙面に直交する方
向の幅（W1）に比し充分大なるパターンとして
形成する。
次に、第３図に示すように、例えば基体１を熱
酸化して両開口４０及び４１内に最終的に容量素
子の例えば第１の誘電体層となる薄いSiO2、誘
電体層４２を形成する。
酸化して両開口４０及び４１内に最終的に容量素
子の例えば第１の誘電体層となる薄いSiO2、誘
電体層４２を形成する。
第４図に示すように、同様に最終的に容量素子
の例えば第２の誘電体層となるSi3N4誘電体層４
３を全面的に被着する。
の例えば第２の誘電体層となるSi3N4誘電体層４
３を全面的に被着する。
第５図に示すように、Si3N4層４３を、開口４
０を覆う部分を残して他部をエツチング除去す
る。この選択的エツチングは、誘電体層４３上に
フオトレジスタ層４４を塗布して、これを露光現
像して所定のパターンとし、このフオトレジスト
層４４をマスクとして誘電体層４３に対するエツ
チングを行う。次に破線矢印で示すようにＰ型の
不純物のボロンイオンを、絶縁層３９をマスクと
してイオン注入し、開口４１を通じて部分３２Ｂ
の領域３７及び３８間に渡る、抵抗層６０を形成
する。この場合レジスト層４４が開口４０を覆つ
て形成されていることによりこの部分にはイオン
注入がなされない。
０を覆う部分を残して他部をエツチング除去す
る。この選択的エツチングは、誘電体層４３上に
フオトレジスタ層４４を塗布して、これを露光現
像して所定のパターンとし、このフオトレジスト
層４４をマスクとして誘電体層４３に対するエツ
チングを行う。次に破線矢印で示すようにＰ型の
不純物のボロンイオンを、絶縁層３９をマスクと
してイオン注入し、開口４１を通じて部分３２Ｂ
の領域３７及び３８間に渡る、抵抗層６０を形成
する。この場合レジスト層４４が開口４０を覆つ
て形成されていることによりこの部分にはイオン
注入がなされない。
第６図に示すように、レジスト層４４を剥離し
てのち、全面的に化学的気相成長法等によつてパ
ツシベーシヨン用の絶縁層４５例えばSiO2層を
デポジツトする。その後例えば900℃のN2雰囲気
中のアニール処理を行う。
てのち、全面的に化学的気相成長法等によつてパ
ツシベーシヨン用の絶縁層４５例えばSiO2層を
デポジツトする。その後例えば900℃のN2雰囲気
中のアニール処理を行う。
次に第７図に示すように、絶縁層４５及びこれ
の下に誘電体層４２、さらにこれの下の絶縁層３
９に渡つて電極窓をフオトエツチング等によつて
穿設する。図示の例では領域３６上の開口４０が
穿設されていない部分と領域３７及び３８上に
夫々各領域３６，３７，３８上にオーミツクコン
タクト用の電極窓４６，４７，４８を穿設し、さ
らに開口４０上のパツシベーシヨン用の絶縁層４
５にのみ窓４９を穿設し、これら窓４６，４７，
４８を通じて各領域３６，３７，３８にオーミツ
クコンタクトする。例えばAl金属層よりなる各
電極５０，５１，５２を形成する。図示の例で
は、電極５１を、開口４０を通じてSiO2層４２
とSi3N4層４３より成る２層構造の誘電体層を介
して領域３６に対向するように延在させて両者間
の静電容量Ｃを形成する。すなわち電極５０及び
５１間に容量Ｃを形成した目的とする容量素子５
３を構成する。また、電極５１及び５２間に抵抗
層６０によつて構成される抵抗値Ｒを有する目的
とする抵抗素子５４が構成された半導体集積回路
５５を得る。
の下に誘電体層４２、さらにこれの下の絶縁層３
９に渡つて電極窓をフオトエツチング等によつて
穿設する。図示の例では領域３６上の開口４０が
穿設されていない部分と領域３７及び３８上に
夫々各領域３６，３７，３８上にオーミツクコン
タクト用の電極窓４６，４７，４８を穿設し、さ
らに開口４０上のパツシベーシヨン用の絶縁層４
５にのみ窓４９を穿設し、これら窓４６，４７，
４８を通じて各領域３６，３７，３８にオーミツ
クコンタクトする。例えばAl金属層よりなる各
電極５０，５１，５２を形成する。図示の例で
は、電極５１を、開口４０を通じてSiO2層４２
とSi3N4層４３より成る２層構造の誘電体層を介
して領域３６に対向するように延在させて両者間
の静電容量Ｃを形成する。すなわち電極５０及び
５１間に容量Ｃを形成した目的とする容量素子５
３を構成する。また、電極５１及び５２間に抵抗
層６０によつて構成される抵抗値Ｒを有する目的
とする抵抗素子５４が構成された半導体集積回路
５５を得る。
このように構成された容量素子５３における誘
電体層、すなわち上述した例においてはSiO2層
４２及びSi3N4層４４による誘電体層の誘電率及
び厚さは再現性よく一定のものが得られるものと
し、さらに抵抗素子５４の抵抗層６０のシート抵
抗が同様に再現性よく一定のものが得られるとす
れば、冒頭に述べたようにこれら誘電体層及び低
抗体層の幾何学的寸法が、容量値及び抵抗値の決
定の重要な因子となるものであるが、前述したよ
うにこれらを形成する開口４０及び４１を同時に
形成してこれらの形成にあたつて生じる誤差が両
者に同時に生ずるようにしたことによつてCR時
定数としては所定の値に補償可能となる。すなわ
ち開口４０及び４１を説明の便宜上長方形である
場合についてみるに、これら長方形の開口４０及
び４１の各幅及び長さを夫々W0，W1及びL0，L1
とし、その幅方向のずれをΔW1長さ方向のずれ
をΔLとするとき、容量Ｃ及び抵抗Ｒは、 ＣεLoWo／ｄ（１＋ΔL／Lo＋ΔW／Wo） ……(2) 但しｄは誘電体層の厚さ、εはその誘電率であ
る。
電体層、すなわち上述した例においてはSiO2層
４２及びSi3N4層４４による誘電体層の誘電率及
び厚さは再現性よく一定のものが得られるものと
し、さらに抵抗素子５４の抵抗層６０のシート抵
抗が同様に再現性よく一定のものが得られるとす
れば、冒頭に述べたようにこれら誘電体層及び低
抗体層の幾何学的寸法が、容量値及び抵抗値の決
定の重要な因子となるものであるが、前述したよ
うにこれらを形成する開口４０及び４１を同時に
形成してこれらの形成にあたつて生じる誤差が両
者に同時に生ずるようにしたことによつてCR時
定数としては所定の値に補償可能となる。すなわ
ち開口４０及び４１を説明の便宜上長方形である
場合についてみるに、これら長方形の開口４０及
び４１の各幅及び長さを夫々W0，W1及びL0，L1
とし、その幅方向のずれをΔW1長さ方向のずれ
をΔLとするとき、容量Ｃ及び抵抗Ｒは、 ＣεLoWo／ｄ（１＋ΔL／Lo＋ΔW／Wo） ……(2) 但しｄは誘電体層の厚さ、εはその誘電率であ
る。
ＲρsL1／W1（１−｜ΔL′｜／L1−ΔW／W1 ……(3)
となる。ここでΔL′は、抵抗部を構成する開口４
１のいわゆるパターニングの際に生じる長さ方向
のずれと、この開口４１内に設ける抵抗層６０の
両端の端子領域３７及び３８の長さにより生じる
ずれとの和を示す。即ち抵抗Ｒを規制する長さＬ
は、開口４１の長さから端子領域３７及び３８の
長さを差し引いた値となるが、この端子領域３７
及び３８の長さは実際的には開口４１の長さに比
し充分小として設けられることから、上述したパ
ターニングの際のずれの含ませてΔL′として表す
ことができる。そしてこの端子領域３７及び３８
によるずれ量は、パターニングの際のずれ量に比
し必ず大となり、且つこの場合開口４１の長さ
L1に対しこれを減少する方向にずれを生じさせ
るものであることから、これらの和によるずれ量
ΔL′の符号は必ず−（マイナス）となる。
１のいわゆるパターニングの際に生じる長さ方向
のずれと、この開口４１内に設ける抵抗層６０の
両端の端子領域３７及び３８の長さにより生じる
ずれとの和を示す。即ち抵抗Ｒを規制する長さＬ
は、開口４１の長さから端子領域３７及び３８の
長さを差し引いた値となるが、この端子領域３７
及び３８の長さは実際的には開口４１の長さに比
し充分小として設けられることから、上述したパ
ターニングの際のずれの含ませてΔL′として表す
ことができる。そしてこの端子領域３７及び３８
によるずれ量は、パターニングの際のずれ量に比
し必ず大となり、且つこの場合開口４１の長さ
L1に対しこれを減少する方向にずれを生じさせ
るものであることから、これらの和によるずれ量
ΔL′の符号は必ず−（マイナス）となる。
そしてこの場合、抵抗部の開口４１の幅W1及
び長さL1は、前述したようにW1≪L1として設け
られることから、結局抵抗Ｒは、下記の(3)′の式
により表される。
び長さL1は、前述したようにW1≪L1として設け
られることから、結局抵抗Ｒは、下記の(3)′の式
により表される。
ＲρsL1／W1（１−ΔW1／W1） ……(3)′
今Wo≪Loのパターンとした場合を考えると、
ＣεLoWo／ｄ（１＋ΔW／Wo） ……(4)
となる。従つて、ΔWが微小であるとすると、
RCρsL1／W1・εLoWo／ｄ・（１−ΔW／W1＋ΔW／Wo
） ……(5) となる。従つて、この場合、W0＝W1とすれば寸
法誤差の補償ができることになる。
） ……(5) となる。従つて、この場合、W0＝W1とすれば寸
法誤差の補償ができることになる。
また、WoLoのパターンとした場合を考える
と、 ＣεLoWo／ｄ（１＋2ΔW／Wo） ……(6) となる。従つて、 RCρsL1／W1・εLoWo／ｄ・（１−ΔW／W1＋2ΔW／Wo
） ……(7) となる。従つてこの場合2W1＝WoLoとするこ
とによつて寸法誤差の補償ができることになる。
と、 ＣεLoWo／ｄ（１＋2ΔW／Wo） ……(6) となる。従つて、 RCρsL1／W1・εLoWo／ｄ・（１−ΔW／W1＋2ΔW／Wo
） ……(7) となる。従つてこの場合2W1＝WoLoとするこ
とによつて寸法誤差の補償ができることになる。
上述したように本発明構成によれば、容量部、
すなわち容量素子を構成する誘電体層のパターン
を形成するための開口４０と、抵抗部、すなわち
抵抗素子を構成する抵抗層のパターンを形成する
ための開口４１とを、同時に形成するようにして
両者に幾何学的誤差が同一傾向で生じるようにし
たことによつてこの誤差によつて生じるCR値の
誤差を補償することができるよにしたので、例え
ばこれらCR回路によるフイルター回路を他の回
路素子と共に共通の半導体基体に内蔵させ集積回
路として構成することができるので、このような
フイルター回路を別構造として構成する場合に比
し、組立製造の簡易化、小型化をはかることがで
きる。
すなわち容量素子を構成する誘電体層のパターン
を形成するための開口４０と、抵抗部、すなわち
抵抗素子を構成する抵抗層のパターンを形成する
ための開口４１とを、同時に形成するようにして
両者に幾何学的誤差が同一傾向で生じるようにし
たことによつてこの誤差によつて生じるCR値の
誤差を補償することができるよにしたので、例え
ばこれらCR回路によるフイルター回路を他の回
路素子と共に共通の半導体基体に内蔵させ集積回
路として構成することができるので、このような
フイルター回路を別構造として構成する場合に比
し、組立製造の簡易化、小型化をはかることがで
きる。
尚、上述した例に限らず本発明装置構成及びこ
れを得る製法は種々の態様を採り得るものであ
り、例えば各部の導電型を図示の例とは逆の導電
型に設定することもできるし、第３図で説明した
SiO2層４２の形成を省略してSi2N4層４３を全面
的に形成して第５図で説明した例えばボロンの打
ち込みを両開口４０及び４１を通じて行い、その
後、Si3N4層４３を一方の開口４０のみを閉塞す
るように残して除去し、爾後は、第６図及び第７
図で説明したと同様の方法によつて目的とする半
導体装置を得ることもできる。この場合は、容量
素子５３の誘電体層はSi3N4層４３の単層とな
る。
れを得る製法は種々の態様を採り得るものであ
り、例えば各部の導電型を図示の例とは逆の導電
型に設定することもできるし、第３図で説明した
SiO2層４２の形成を省略してSi2N4層４３を全面
的に形成して第５図で説明した例えばボロンの打
ち込みを両開口４０及び４１を通じて行い、その
後、Si3N4層４３を一方の開口４０のみを閉塞す
るように残して除去し、爾後は、第６図及び第７
図で説明したと同様の方法によつて目的とする半
導体装置を得ることもできる。この場合は、容量
素子５３の誘電体層はSi3N4層４３の単層とな
る。
第１図は半導体装置の一例の一部の断面図、第
２図ないし第７図は本発明装置を得る製法の一例
の工程図である。 ３３は半導体基体、５３及び５４は夫々容量素
子及び抵抗素子である。
２図ないし第７図は本発明装置を得る製法の一例
の工程図である。 ３３は半導体基体、５３及び５４は夫々容量素
子及び抵抗素子である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上に第１の端子領域と、上記半導
体基体の抵抗部形成領域とは逆導電型の対の第２
の端子領域とが形成され、上記第１の端子領域及
び第２の端子領域上に絶縁層が形成され、上記絶
縁層の上記第１の端子領域上と、上記対の第２の
端子領域上及び上記対の第２の端子領域間上とそ
れぞれ容量部を構成する開口と抵抗部を構成する
開口とが同時に形成されて成り、上記容量部を構
成する開口上に誘電体層を介して電極が設けられ
て容量部が構成され、上記抵抗部を構成する開口
を通じた低濃度不純物拡散によつて上記対の第２
の端子領域間に渡つて抵抗層が設けられて抵抗部
が構成され、上記容量部の電極と上記抵抗部の一
方の端子領域とが電気的に接続されて時定数回路
が構成された半導体装置において、 上記容量部を構成する開口のパターンが長方形
であり、長辺が短辺よりも充分長い場合には上記
抵抗部を構成する開口のパターンの幅と上記容量
部を構成する開口のパターンの短辺とがほぼ等し
くされ、 または、上記容量部を構成する開口のパターン
がほぼ正方形の場合は、上記抵抗部を構成する開
口のパターンの幅が上記容量部を構成する開口の
パターンの幅のほぼ２分の１とされて成ることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57031346A JPS58147145A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57031346A JPS58147145A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147145A JPS58147145A (ja) | 1983-09-01 |
| JPH0463545B2 true JPH0463545B2 (ja) | 1992-10-12 |
Family
ID=12328664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57031346A Granted JPS58147145A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147145A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151832A (ja) * | 1984-08-22 | 1986-03-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| US5355014A (en) * | 1993-03-03 | 1994-10-11 | Bhasker Rao | Semiconductor device with integrated RC network and Schottky diode |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516514B2 (ja) * | 1971-08-30 | 1976-02-28 |
-
1982
- 1982-02-26 JP JP57031346A patent/JPS58147145A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58147145A (ja) | 1983-09-01 |
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