JPH0463579B2

JPH0463579B2 -

Info

Publication number: JPH0463579B2
Application number: JP57204876A
Authority: JP
Inventors: Norihisa Shirota
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-11-22
Filing date: 1982-11-22
Publication date: 1992-10-12
Also published as: JPS5994941A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、デイジタルビデオ信号を記録再生
するデイジタルVTRのように、伝送データの１
ブロツク毎に一定数の差でもつて変化するアドレ
スデータが付加されるデータ伝送装置に対して適
用されるアドレスデータ訂正方法に関する。

「背景技術とその問題点」デイジタルVTRでは、記録信号が第１図に示
すデータ構成を有している。ブロツク同期信号
SYNCが１ブロツクの先頭に位置し、その後に、
識別信号（ID）、アドレスデータ（AD）が位置
し、更に、その後にデータ（ビデオデータ及びエ
ラー訂正用の冗長データ）が位置する配列とされ
る。識別信号は、そのブロツクのビデオデータの
フレーム、フイールド又は記録チヤンネルを識別
するためのものであり、アドレスデータは、その
ブロツクのデータが属する１フレーム或いは１フ
イールド内のアドレスを示すものである。アドレ
スデータは、一定数の差でもつて変化するもの例
えば連続番号とされている。

従来のデイジタルVTRでは、識別信号及びア
ドレスデータとデータとの夫々に対して別個のエ
ラー検出又はエラー訂正の符号化が施され、この
エラー検出又はエラー訂正符号の冗長コードが挿
入されていた。したがつて、冗長度が多くなる問
題点があつた。

「発明の目的」この発明は、アドレスデータが規則的に変化す
ることを利用することにより、エラー検出可能な
符号化を行なわなくても、受信されたアドレスデ
ータのエラー検出を行ない、このエラーを訂正す
ることが可能なアドレスデータ訂正方法の提供を
目的とするものである。この発明に依れば、１ブ
ロツクの冗長度を小さくすることができる。ま
た、この発明は、磁気テープの走行速度を記録時
と異ならせる非ノーマル再生時でも、アドレスデ
ータの訂正が或る程度は可能なアドレスデータの
訂正方法の実現を目的とするものである。

「発明の概要」この発明は、受信されたアドレスデータの複数
のものを同時化し、この同時化されたアドレスデ
ータの連続するもの同士の差を検出し、この検出
された差と一定数とを比較してエラーの有無を示
すフラツグ信号を形成し、エラーの場合には、複
数のアドレスデータのうちのフラツグにより示さ
れた正しいデータであつて、且つエラーデータに
最も時間的に近接したアドレスデータに対して、
この時間差に対応した所定の数を演算してエラー
を訂正するようにしたものである。

「実施例」以下、この発明をデイジタルVTRに対して適
用した一実施例について図面を参照して説明す
る。

第２図に示すように、この一実施例では、１ブ
ロツク毎の識別信号及びアドレスデータとデータ
とに対し、エラー検出符号例えば隣接符号（ｂ−
adjacent Code）のパリテイコードＰ，Ｑを付加
して記録を行なう。識別信号及びアドレスデータ
がA₁〜Amのｍワード（ワードは例えば８ビツ
ト）存在し、データがD₁〜D_oのｎワード存在す
ると、２つのパリテイコードＰ，Ｑは、夫々次式
でもつて形成される。

Ｐ＝_n 〓ⁱ⁼¹ Ai _o 〓^j=1 Dj Ｑ＝_n 〓ⁱ⁼¹ T^m+n+1-iAi _o 〓^j=1 T^n+1-jDj 上式で、は、（mod.2）の加算を表わし、Ｔ
は、隣接符号の随伴行列（Companion matrix）
を示す。

このようなエラー検出符号が付加された記録信
号は、回転ヘツドによつて磁気テープに記録され
る。例えば並列する２トラツクが２チヤネルヘツ
ドによつて同時に形成され、各トラツクに1/4フ
イールド分の記録信号が記録される。識別信号の
うちのフレームID信号、フイールドID信号、チ
ヤンネルID信号は、１トラツク内で変化しない
ものである。また、アドレスデータは、１フイー
ルドに含まれる全てのブロツクの順番を示す連続
番号とされている。磁気テープから回転ヘツドに
より再生された再生信号は、図示せずも、回転ト
ランス、再生アンプ、波形整形回路、ビツトクロ
ツク抽出回路、ブロツク同期検出回路、マルチプ
レクサを介して、第３図において、１で示す入力
端子に供給される。

この再生データは、チヤンネルデコーダ２に供
給される。このチヤンネルデコーダ２は、１ワー
ド８ビツトを記録時に１ワード10ビツトに変換す
るチヤンネルエンコーダと対応して設けられたも
ので、その出力に１ワード８ビツトに変換された
再生データが現れる。この再生データがTBC（時
間軸補正回路）３に供給され、再生信号の時間軸
変動分が除去される。このTBC３の出力がID／
AD補間回路４に供給される。このID／AD補間
回路４は、後述するように、識別信号及びアドレ
スデータの夫々の規則性を用いて補間するもので
あり、この補間に必要な時間、再生データを遅ら
せるバツフアメモリがTBC用のメモリと兼用さ
れている。

このID／AD補間回路４の出力データがエラー
訂正回路５に供給され、データに関して、エラー
検出及びエラー訂正がなされる。ビデオデータ
は、識別信号及びアドレスデータとは別個にエラ
ー訂正符号化がなされている。例えば所定数のブ
ロツクがマトリクス状に配置され、同一の列及び
同一の行に夫々含れるデータに対して単純パリテ
イ又は隣接符号を用いたエラー訂正符号化がなさ
れている。このエラー訂正回路５の出力がエラー
検出回路６に供給され、識別信号及びアドレスデ
ータとデータに対するエラー検出がなされる。ノ
ーマル再生時には、識別信号及びアドレスデータ
がID／AD補間回路４によつて、正しいものとさ
れているので、エラー検出回路６においては、実
質的にデータ及びパリテイコードＰ，Ｑのみのエ
ラー検出がなされる。

エラー検出回路６には、図示せずも、上述のエ
ラー検出が行なわる期間、再生データを遅延させ
る遅延回路が設けられており、再生データとエラ
ーフラツグとが同期してフレームメモリ７に供給
される。フレームメモリ７には、再生ビデオデー
タがアドレスデータと対応するアドレスに書込ま
れる。このフレームメモリ７には、ID／AD補間
回路４で形成されたエラーフラツグもタイミング
合わされて供給されており、両者のエラーフラツ
グが共に１（高レベル）でエラーが無いと判定さ
れたビデオデータのみがフレームメモリ７に書込
まれ、エラーフラツグが１でエラーが有ると判定
されたビデオデータのフレームメモリ７に対する
書込が禁止されると共に、そのエラーフラツグの
みが書込まれる。ビデオデータは、エラー訂正回
路５で既に訂正処理を受けているが、訂正しきれ
なかつたエラー及び誤つた訂正がエラー検出回路
６によつて最終的に検出される。

フレームメモリ７からビデオデータ及びエラー
フラツグが順次読出され、修整回路８に供給され
る。この修整回路８では、平均値補間などによつ
てエラーが目立たないようにされる。そして、修
整回路８の出力がＤ／Ａコンバータ９に供給さ
れ、その出力端子１０にアナログの再生ビデオ信
号が現れる。

上述のこの発明の一実施例におけるID／AD補
間回路４は、第４図に示す構成のものである。１
サンプル（８ビツト）毎に再生データは、ラツチ
D₁に取り込まれ、このラツチD₁の出力がメモリ
１１とラツチD₂，D₃とに供給される。このメモ
リ１１によつて、識別信号及びアドレスデータの
補間がされる時間、データが遅延されると共に、
その時間軸変動が除去される。ラツチD₂，D₃に
は、サンプルクロツクとイネーブルパルス₂，
EN₃が供給される。このイネーブルパルス₂
は、１ブロツクの再生データの最初の１サンプル
で０となり、このサンプルがラツチD₂に取り込
まれる。また、イネーブルパル₃は、第２番目
のサンプルをラツチD₃に取込こむことである。
このラツチD₂，D₃に１ブロツクの識別信号及び
アドレスデータが取り込まれる。ラツチD₂の８
ビツトのうちで、上位３ビツトが識別信号であ
る。つまり、フレーム識別、フイールド識別、チ
ヤンネル識別の夫々のために１ビツトが用いられ
る。また、ラツチD₂の下位５ビツト及びラツチ
D₃の８ビツトの計13ビツトがアドレスデータで
ある。

３ビツトの識別信号は、ラツチL₁₁〜L₂₀の縦続
接続に供給され、13ビツトのアドレスデータがラ
ツチL₁〜L₁₀の縦続接続に供給される。このラツ
チL₁₀及びラツチL₉の出力に取り出される連続す
る２ブロツクのアドレスデータA_oとA_o-1とが減
算回路１２に供給され、その出力（A_o−A_o-1）
が比較回路１３に供給される。この比較回路１３
には、１の入力が供給され、（A_o−A_o-1＝１）の
時に、１（高レベル）となり、（A_o−A_o-1＼＝１）
の時に、０（低レベル）となる比較出力が形成さ
れる。この１ビツトの比較出力がフラツグとな
り、このフラツグがラツチF₁〜F₁₀の縦続接続に
供給される。

ラツチF₅及びF₆の出力がORゲート１４に供給
される。また、ラツチF₁，F₂，F₃，F₄，F₇，F₈，
F₉，F₁₀の出力とORゲート１４の出力との計９
ビツトがROM１５のアドレス入力とされる。
ROM１５からは、13ビツトの出力Q₀〜Q₁₂が読
出される。ラツチF₁〜F₁₀に貯えられているフラ
ツグとラツチL₁〜L₁₀に貯えられているアドレス
データとは、対応したもので、ROM１５にフラ
ツグが供給され、ROM１５の出力による制御に
よつて、アドレスデータの補間がなされる。

ラツチL₁，L₂，L₃，L₄，L₅の夫々から出力さ
れるアドレスデータがゲートG₁，G₂，G₃，G₄，
G₅に供給され、このゲートG₁〜G₅のの何れかの
出力が減算器１６及び加算器１７の一方の入力と
される。また、ラツチL₆，L₇，L₈，L₉の夫々か
ら出力されるアドレスデータがゲートG₆，G₇，
G₈，G₉に供給され、このゲートG₆〜G₉の何れか
の出力が減算器１６の他方の入力とされる。ゲー
トG₁〜G₄は、デコーダ１８の４ビツトの出力で
制御され、ゲートG₅は、ORゲート１４の出力を
インバータ１９により反転した信号で制御され
る。また、ゲートG₆〜G₉は、デコーダ２０の４
ビツトの出力で制御される。ゲートG₁〜G₉は、
コントロール信号が０でオンし、コントロール信
号が１でオフする。これらのゲートG₁〜G₉は、
トライステートによつて構成できる。

デコーダ１８には、ROM１５の出力Q₀，Q₁が
供給され、デコーダ２０には、ROM１５の出力
Q₂，Q₃が供給される。また、デコーダ１８のイ
ネーブル入力としてORゲート１４の出力が供給
され、ORゲート１４の出力が１の時に、デコー
ダ１８の出力が入力と無関係に全て１となるよう
にされる。ROM１５の出力Q₀，Q₁は、ラツチF₁
〜F₄の各エラーフラツグのうちで１であるラツ
チL₁〜L₄のうちで、ラツチL₅に最いものの出力
が供給されるゲートをオンさせるものとなる。
ROM１５の出力Q₂，Q₃は、ラツチF₇〜F₁₀のう
ち１であるか又は１つ数が多いラツチL₅〜L₉の
うちでL₅に最も近いラツチのゲートがオンする
ようにする。

また、減算器１６の出力が比較回路２１の一方
の入力とされる。この比較回路２１の他方の入力
として、ROM１５から出力Q₄〜Q₇が供給され
る。ROM１５の出力Q₀，Q₁によりオンされたゲ
ートをGl（１≦ｌ≦４）とし、ROM１５の出力
Q₂，Q₃によりオンされたゲートをGk（７≦ｋ≦
10）とするときに、（ｋ−ｌ）の値がROM１５
の出力Q₄〜Q₇となる。この時に、減算器１６で
は、（Gkの出力−Glの出力）が計算され、この結
果がROM１５からの（ｋ−ｌ）の値と等しいか
どうかが比較回路２１によつて判断される。この
比較回路２１は、両者が一致する時に１となる比
較出力が発生し、この出力がORゲート２２に供
給される。

つまり、ラツチL₅に貯えられているアドレス
データがエラーの場合に、ゲートGl及びGkから
出力されるアドレスデータの間が連続になつてい
るかどうかが判断される。非ノーマル再生時にお
いて、再生ヘツドがビデオトラツクを横切つた状
態などの時には、ブロツクアドレスが不連続にな
り、ゲートGkの出力とゲートGlの出力との差が
（ｋ−ｌ）と等しくならず、比較回路２１の出力
が０となる。ORゲート２２の出力がANDゲート
２３を介してラツチD₅に供給される。このラツ
チD₅からアドレスデータに関するエラーフラツ
グが出力される。したがつて、比較回路２１の出
力が０であると、ANDゲート２３の出力が０と
なり、ラツチD₅からのエラーフラツグが０とな
る。このエラーフラツグは、１の時にアドレスデ
ータが正しいことを示し、０の時にアドレスデー
タが正しくなくしたがつて、ID／AD補間回路４
の出力は、使用出来ないことを示す。

更に、ゲートG₁〜G₅の何れかの出力に現れる
13ビツトのアドレスデータが供給される加算器１
７には、ANDゲート２４を介されたROM１５の
４ビツトの出力Q₈〜Q₁₁が供給され、この加算器
１７の出力に、補間後のアドレスデータが得られ
る。ANDゲート２４は、インバータ１９を介さ
れたORゲート１４の出力で制御され、ORゲー
ト１４の出力が１の時に、ANDゲート２４の出
力が０となり、加算器１７の一方の入力が０とな
る。つまり、ラツチF₅又はF₆に取り込まれたフ
ラツグが１の時には、ラツチL₅に貯えられてい
るアドレスデータが正しいと考えられるので、ゲ
ートG₁〜G₅のうちでゲートG₅のみがオンし、こ
のアドレスデータA₅がゲートG₅を介して加算器
１７に供給され、加算器１７の出力にそのまま現
れる。

この加算器１７の出力の上位５ビツトがラツチ
D₆に供給され、その下位８ビツトがラツチD₇に
供給される。ラツチD₆には、後述のようにして
補間された３ビツトの識別信号も供給される。更
に、メモリ１１から出力されたデータがラツチ
D₈に供給される。このラツチD₆，D₇，D₈の出力
は、１本の出力ライン２５にまとめられており、
各ラツチに対する出力コントロールパルス₆，
OT₇，₈によつて、所定の順序で１サンプルず
つ出力される。

また、ラツチF₅，F₆に貯えられているフラツ
グが共に０の時は、ROM１５の出力Q₄〜Q₇によ
つて選択されたゲートGlがオンし、このゲート
Glを介して、ラツチLlの値が加算器１７の一方
の入力となる。したがつて、このアドレスデータ
Alは、ラツチL₅のアドレスデータA₅に対して、
その連続性から（A₅−Al）だけ少ない数である。
そこで、ROM１５は、この値を出力Q₈〜Q₁₁と
して発生し、加算器１７でアドレスデータAlに
加えるようにされる。

更に、ROM１５の出力Q₁₂がANDゲート２３
に供給され、この出力Q₁₂が０であれば、ANDゲ
ート２３の出力が０となる。ラツチF₅，F₆のフ
ラツグが共に０でかつラツチF₁〜F₄のフラツグ
が全て０又はラツチF₇〜F₁₀のフラツグが全て０
の場合には、アドレスデータの補間が不可能とな
り、ROM１５の出力Q₀〜Q₁₁は、適当な値であ
つて良い。この場合に、ROM１５の出力Q₁₂が
０となり、このブロツクのアドレスデータがエラ
ーであることを示すエラーフラツグがラツチD₅
から出力される。他の場合には、ROM１５の出
力Q₁₂は、１である。

上述のこの発明の一実施例におけるアドレスデ
ータの補間について第５図を参照して説明する。
第５図Ａに示すようなB_-3からB₁₀までのブロツ
クの連続する再生データが供給され、この各ブロ
ツクに含まれるアドレスデータA_-3からA₁₀まで
のものが第５図Ｂに示すような正誤の関係である
と仮定する。第５図Ｂにおいて○マークがエラー
無しを示し、×マークがエラー有を示す。

このアドレスデータがラツチL₁〜L₁₀の縦続接
続に供給されると共に、減算器１２に供給され、
（A_o−A_o-1）の計算がなされる。この結果が１と
一致するかどうかが比較回路１３で判定され、第
５図Ｂの正誤関係と対応して第５図Ｃに示すもの
となる。そして、１と一致する時に１となるフラ
ツグ（アドレスAnと対応する）が発生し、これ
がラツチF₁〜F₁₀に供給される。或るタイミング
において、ラツチF₁〜F₁₀に第５図Ｄに示すよう
にフラツグが貯えられ、対応するアドレスデータ
A₁〜A₁₀が第５図Ｅに示すように、ラツチL₁〜
L₁₀に貯えられる。

補間（訂正）の対象となるのは、ラツチL₅に
貯えられているアドレスデータである。第５図に
示される例と異なり、ラツチF₅又はF₆に貯えら
れているフラツグが１である場合は、（A₅−A₄）
又は（A₆−A₅）が１と一致し、したがつて、ア
ドレスデータA₅が正しいことを意味する。この
場合には、アドレスデータA₅がゲートG₅、加算
器１７、ラツチD₆，D₇を介して出力ライン２５
にそのまま取り出される。また、このブロツクの
データは、メモリ１１から読出され、ラツチD₃
を介して出力ライン２５に取り出される。

第５図に示される例では、アドレスデータA₅
にエラーが有る場合であつて、アドレスデータ
A₁〜A₄のうちでA₅に最も近くて且つ正しいアド
レスデータは、A₃である。したがつて、ROM１
５の出力Q₀，Q₁によつて、ゲートG₃がオンとさ
れ、このアドレスデータA₃が加算器１７に供給
される。ROM１５の出力Q₈〜Q₁₁は、ラツチL₃
の値を選択するのと対応して、（A₅−A₃＝２）の
値となるので、加算器１７からは、補間されたア
ドレスデータA₅が得られる。

同一トラツクの再生データに関する補間は、上
述の加算器１７による補間動作が誤つた補間とな
るおそれがない。しかし、非ノーマル再生時で
は、複数のトラツクをまたがつて回転ヘツドが走
査するので、もし、補間に用いた正しいアドレス
データが他のトラツクの場合に、誤つた補間がな
される。しかし、この発明の一実施例では、かか
る誤つた補間がなされた場合には、減算器１６、
比較回路２１によつて、ラツチD₅から出力され
るエラーフラツグが０となり、出力されるアドレ
スデータが無効であることが後段の回路に伝えら
れる。

上述のように、ラツチL₃に貯えられているア
ドレスデータA₃が選択される時には、ROM１５
によつて、ラツチF₇〜F₁₀のうち１つ数の多いフ
ラツグが１であつて、ラツチL₅に最も近いラツ
チL₇（第５図Ｂ参照）のゲートG₇がオンするよう
な出力Q₂，Q₃がROM１５から発生する。したが
つて、減算器１６では、ラツチL₇のアドレスデ
ータA₇からラツチL₃のアドレスデータA₃が減算
される。そして、比較回路２１では、ROM１５
の出力Q₄〜Q₇（A₇−A₃＝４）と減算器１６の出
力とが一致するかどうかが調べられる。同一トラ
ツクの再生データの場合には、アドレスデータの
値の連続性が存在しているので、両者が一致し、
１の出力が比較回路２１から発生する。しかし、
ブロツクB₃とB₇との間で再生されるトラツクの
変化が生じると、連続性が失なわれ、比較回路２
１の出力が０となり、このアドレスデータが無効
なことが示される。

更に、再生データの質が著しく悪く、ラツチ
F₅，F₆から出力されるフラツグが共に０で、ラ
ツチF₁〜F₄及びラツチF₇〜F₁₀の夫々から出力さ
れるフラツグが全て０の場合には、補間が不可能
となるので、ROM１５の出力Q₁₂が０となり、
後段の回路に出力されるエラーフラツグが０とな
る。

上述のこの発明の一実施例における識別信号の
補間について説明する。３ビツトの識別信号は、
ラツチL₁₁〜L₂₀の縦続接続に供給され、ラツチ
L₁₁〜L₁₅の出力とラツチD₄の出力とに夫々現れ
る識別信号が多数決論理回路２６に供給される。
これと共に、ラツチF₁〜F₆の出力が多数決論理
回路２６に供給される。多数決論理回路２６に
は、フレーム識別信号、フイールド識別信号、チ
ヤンネル識別信号毎に多数決論理回路が設けられ
ている。

この識別信号は、１トラツク中の連続するブロ
ツクが全て同一の値を有している。そして、ラツ
チF₂〜F₆の出力に現れるフラツグ系列を参照し
て、正しいと思われる識別信号の集合のうちで０
又は１の方で多数のものが採用される。多数決論
理回路２６に含まれるフレーム識別信号に関する
ものを第６図に示す。ROM２７は、多数決論理
回路を構成し、このROM２７に対して、ラツチ
L₁₁〜L₁₅に貯えられている識別信号のうちのフレ
ーム識別信号（FRID）及びラツチF₁〜F₆のフラ
ツグが入力される。アドレスデータにエラーが無
い場合には、そのブロツクの識別信号にエラーが
無いと考えられるので、入力されるフレーム識別
信号は、フラツグによつてその有効又は無効が判
定される。つまり、ラツチL₁₁からのフレーム識
別信号は、ラツチF₁又はF₂からのフラツグが１
の時に有効とされ、ラツチL₁₂からのフレーム識
別信号は、ラツチF₂又はF₃からのフラツグが１
の時に有効とされ、ラツチL₁₃からのフレーム識
別信号は、ラツチF₃又はF₄からのフラツグが１
の時に有効とされ、ラツチL₁₄からのフレーム識
別信号は、ラツチF₄又はF₅からのフラツグが１
の時に有効とされ、ラツチL₁₅からのフレーム識
別信号は、ラツチF₅又はF₆からのフラツグが１
の時に有効とされる。

ROM２７は、この有効性の判定と共に、ラツ
チL₁₁，L₁₂，L₁₃，L₁₄，L₁₅のうちの有効とされ
た値とラツチD₄からの前のブロツクのフレーム
識別信号FRID_o-1とからなる集合のうちで、１又
は０の多い方の値を出力FRID_oとする多数決論理
の判断を行なう。もし、この集合のうちで、１又
は０の数が同数である場合、又はフレーム識別信
号FRID_o-1以外が全て無効の場合には、このフレ
ーム識別信号FRID_o-1が出力される。図示せず
も、フイールド識別信号及びチヤンネル識別信号
の夫夫に対しても、同様の動作を行なうROMが
設けられている。そして、多数決論理回路２６か
ら出力される補間後の３ビツトの識別信号がラツ
チD₆に供給される。

上述のこの発明の一実施例において、ラツチ
D₅から出力されるエラーフラツグは、前述のエ
ラー検出回路６（第３図参照）からのエラーフラ
ツグと共に、フレームメモリ７へのデータの書込
を制御するのに用いられる。つまり、この発明が
適用された上述のID／AD補間回路４からのエラ
ーフラツグ及びエラー検出回路６からのエラーフ
ラツグの一方が０の時には、フレームメモリ７に
対するデータの書込が禁止される。

「応用例」アドレスデータの補間を行なう場合、ラツチ
L₅より前のブロツクのものを用いず、これより
後のブロツクに含まれる正しいアドレスデータを
用いるようにしても良い。

「発明の効果」この発明に依れば、アドレスデータに対して特
別のエラー検出、エラー訂正の符号を付加しない
でも、このアドレスデータを訂正することがで
き、冗長度を小さいものとできる。また、この発
明では、デイジタルVTRの非ノーマル再生時の
ように、アドレスデータの規則性が失なわれる場
合でも、同一トラツクの再生データのように、こ
の規則性が或る程度存在していれば、アドレスデ
ータを訂正することができる。然も、補間に用い
る正しいアドレスデータがエラーデータに最も近
いブロツクのものなので、トラツクジヤンプが生
じる際に、訂正不可能となる長さを最少限とする
ことができる。

【図面の簡単な説明】

第１図はこの発明が適用することができるデイ
ジタルVTRにおけるデータ構成の一例を示す略
線図、第２図はこの発明の一実施例におけるデー
タ構成を示す略線図、第３図はこの発明の一実施
例の全体の構成を示すブロツク図、第４図及び第
６図はこの発明の一実施例におけるID／AD補間
回路の構成及びその一部のブロツク図、第５図は
このID／AD補間回路の動作説明に用いるタイム
チヤートである。４……ID／AD補間回路、７……フレームメモ
リ、１２，１６……減算器、１３，２１……比較
回路、１５，２７……ROM、２６……多数決論
理回路。

Claims

【特許請求の範囲】

１ブロツク単位で伝送されるデイジタルデータ
に対し、連続するアドレスデータ同士で一定数の
差を有するように形成されたアドレスデータが付
加されて伝送されるデータ伝送装置の受信側にお
いて、受信されたアドレスデータの複数のものを
同時化し、この同時化されたアドレスデータの連
続するもの同士の差を検出し、この検出された差
と上記一定数とを比較してエラーの有無を示すフ
ラツグ信号を形成し、エラーの場合には、上記複
数のアドレスデータのうちの上記フラツグにより
示された正しいアドレスデータであつて、且つエ
ラーデータに最も時間的に近接したアドレスデー
タに対して、この時間差に対応する所定の数を演
算してエラーを訂正するようにしたアドレスデー
タ訂正方法。