JPH0464152A - データ書込方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、１フイ一ルド分の画像データなどのような
多数行・多数列にわたるデータを、その分析などのため
にメモリに書き込む方法に関する。

「従来の技術」 ＣＣＤ（１ｆｔ荷結合素子）のような固体撮像素子を用
いたビデオカメラによって被写体像を撮影することによ
りビデオカメラから得られた１フイ一ルド分の画像信号
を画像データにアナログデジタル変換し、その得られた
画像データを一旦、メモリに書き込んだのち、メモリか
ら読み出し、その読み出した画像データを分析すること
によって、ビデオカメラの固体撮像素子の局部的な欠陥
の有無などを検査することがあるが、このように１フイ
一ルド分の画像データなどのような多数行・多数列にわ
たるデータを、その分析などのためにメモリに書き込む
には、従来、データを格納するメモリとして複数のバン
クを設け、順次得られたデータを、その複数のバンクに
順次書き込む方法がとられている。

第１０図は、従来のデータ書込方法およびこれに伴うデ
ータ読出方法を実現するデータ処理システムの一例で、
４個のバンクＢＯ，Ｂｌ、Ｂ２およびＢ３が設けられた
場合である。

バンクＢＯ〜Ｂ３に書き込むデータは、第１１図の上段
にデータＤｌｌ、Ｄ１２．Ｄ１３．ＤＩ４、Ｄ１５・・
・Ｄ２１．Ｄ２２．Ｄ２３．Ｄ２４゜Ｄ２５・・・Ｄ３
１．Ｄ３２．Ｄ３３．Ｄ３４．Ｄ３５・・・Ｄ４１．Ｄ
４２．Ｄ４３．Ｄ４４．Ｄ４５・・・Ｄ５１．Ｄ５２．
Ｄ５３．Ｄ５４．Ｄ５５・・・とじて示すように全体と
して多数行・多数列にわたる例えば８ビツトのもので、
１フイ一ルド分の画像データの場合には、列方向が画像
の水平方向に相当し、行方向が画像の垂直方向に相当す
る。このデータに対しては、例えばそれぞれ１０ビツト
で表現されるＸアドレス（列アドレス）およびＹアドレ
ス（行アドレス）を付与する。第１１図の上段の（）内
の左側に示した２ビツトは、そのデータに対するＸアド
レスの下位２ビットＸＩ、Ｘｏであり、右側に示した２
ビツトは、そのデータに対するＹアドレスの下位２ビッ
トｙｉ、ｙｏである。

第１０図のデータ処理システムにおいては、書込時、上
記の８ビツトのデータがデータ入力端子１に供給されて
クロックＣＬＫによりデータランチ回路２にラッチされ
るとともに、上記の総計２０ビットのＸアドレスおよび
Ｙアドレスがアドレス入力端子３に供給されてクロック
ＣＬＫによりアドレスラッチ回路４にラッチされる。

アドレスラッチ回路４からの総計２０ビツトのＸアドレ
スおよびＹアドレスのうちのＸアドレスの下位２ビット
Ｘｉ、ＸＯはデコーダ５に供給されて、Ｘアドレスの下
位２ビットＸＩ、ＸＯの４通りの内容に応じてクロック
ＣＬＫがデコーダ５の４個の出力にラッチクロックＬＣ
ＫＯ〜ＬＣＫ３として分配されて取り出され、データラ
ッチ回路２からの８ビツトのデータが、ラッチクロック
ＬＣＫＯによりデータラッチ回路６０に、ラフチクロッ
クＬＣＫＩによりデータラッチ回路６１に、ラッチクロ
ックＬＣＫ２によりデータラッチ回路６２に、ラッチク
ロックＬＣＫ３によりデータラッチ回路６３に、それぞ
れラッチされるとともに、アドレスラッチ回路４からの
総計２０ビツトのＸアドレスおよびＹアドレスのうちの
Ｘアドレスの上位８ビツトＸ９〜Ｘ２およびＹアドレス
のすべての１０ピントＹ９〜ＹＯが、ラッチクロックし
ＣＫＯによりアドレスラッチ回路７０に、ラッチクロッ
クＬＣＫＩによりアドレスラッチ回路７１に、ラッチク
ロックＬＣＫ２によりアドレスラッチ回路７２に、ラフ
チクロックＬＣＫ３によりアドレスラッチ回路７３に、
それぞれラッチされ、データラッチ回路６０．６１，６
２．６３からのデータが、それぞれバンクＢＯ，Ｂｌ、
Ｂ２．Ｂ３のデータ入力端子Ｄｉに供給されるとともに
、アドレスラッチ回路７０．７１．７２．７３からのア
ドレスＡＢＯ，ＡＢＩ、ＡＢ２．ＡＢ３が、それぞれバ
ンクＢＯ，Ｂ１．Ｂ２．Ｂ３のアドレス端子Ａに供給さ
れる。なお、第１０図においては書込制御部を省略して
いる。

したがって、第１１図の下段に示すように、上記のデー
タＤｌｌ、Ｄ１２．Ｄ１３．Ｄ１４．Ｄ１５・・・Ｄ２
１．Ｄ２２．Ｄ２３．Ｄ２４．Ｄ２５・・・Ｄ３１　　
Ｄ３２．Ｄ３３．Ｄ３４．Ｄ３５・・・Ｄ４１、Ｄ４２
．Ｄ４３．Ｄ４４．Ｄ４５・・・Ｄ５１゜Ｄ５２．Ｄ５
３．Ｄ５４．Ｄ５５・・・は、その時間的な順序に従っ
てバンクＢＯ〜Ｂ３に順次書き込まれる。すなわち、デ
ータＤｌｌ、Ｄ１５・・・Ｄ２１、　Ｄ２５・・・Ｄ３
１．Ｄ３５・・・Ｄ４１．Ｄ４５・・・Ｄ５１．Ｄ５５
・・・は、これに対するＸアドレスの下位２ビットｘｔ
、ｘｏがＯＯであることから、バンクＢＯに書き込まれ
、データＤ１２・・・Ｄ２２・・・Ｄ３２・・・Ｄ４２
・・・Ｄ５２・・・は、これに対するＸアドレスの下位
２ビットｘｉ、ｘｏが０１であることから、バンクＢ１
に書き込まれ、データＤ１３・・・Ｄ２３・・・Ｄ３３
・・・Ｄ４３・・・Ｄ５３・・・は、これに対するＸア
ドレスの下位２ビットＸＩ、ＸＯが１０であることから
、バンクＢ２に書き込まれ、データＤ１４・・・Ｄ２４
・・・Ｄ３４・・・Ｄ４４・・・Ｄ５４・・・は、これ
に対するＸアドレスの下位２ピッ＋−Ｘ１、ＸＯが１１
であることから、バンクＢ３に書き込まれる。

このようにバンクＢＯ〜Ｂ３に書き込まれた多数行・多
数列にわたるデータを列方向（Ｘ方向）に読み出す場合
には、アドレス入力端子３に書込時と同様にＸアドレス
およびＹアドレスが供給され、バンクＢＯ−Ｂ３が書込
時と同様にアクセスされる。したがって、上記のデータ
Ｄｌｌ、ＤＩ２、Ｄ１３．Ｄ１４．Ｄ１５・・・Ｄ２１
．Ｄ２２Ｄ２３．Ｄ２４．Ｄ２５・・・Ｄ３１．Ｄ３２
．Ｄ３３、Ｄ３４．Ｄ３５・・・Ｄ４１．Ｄ４２．Ｄ４
３゜Ｄ４４．Ｄ４５・・・Ｄ５１．Ｄ５２．Ｄ５３．Ｄ
５４、Ｄ５５・・・がバンクＢＯ−Ｂ３から順次読み出
される。

そして、バンクＢＯ〜Ｂ３からのデータがマルチプレク
サ８に供給されるとともに、Ｘアドレスの下位２ビット
ＸＩ、ＸＯがサイクルシフト回路９においてクロックＣ
ＬＫによりバンクＢＯ−８３のアクセスタイムに応じた
時間だけシフトされ、そのシフトされた２ビツトのデー
タＲＸＩ　　ＲＸｏがマルチプレクサ８に供給されて、
マルチプレクサ８においてデータＲＸ１．ＲＸＯの４通
りの内容に応じてバンクＢＯ，Ｂｌ、Ｂ２またはＢ３か
らのデータが出力に取り出される。

第１２図は、このように列方向に読み出す場合の動作を
示したもので、これから明らかなように多数行・多数列
にわたるデータを列方向にクロックＣＬＫの１周期ごと
という高速で読み出すことができる。

「発明が解決しようとする課題」 しかしながら、上述した従来のデータ書込方法において
は、バンクＢＯ−８３に書き込まれた多数行・多数列に
わたるデータを行方向（Ｙ方向）に読み出す場合には、
例えば第１列のデータＤ１１、Ｄ２１．Ｄ３１．Ｄ４１
．Ｄ５１・・・を順次読み出すときであればＹアドレス
を順次変えてバンクＢＯを連続してアクセスするという
ように、Ｙアドレスを順次変えて同一のバンクを連続し
てアクセスしなければならず、アクセスタイムとの関係
からデータをクロックＣＬＫの１周期ごとというような
高速で読み出すことができない不都合がある。

そこで、この発明は、１フイ一ルド分の画像データなど
のような多数行・多数列にわたるデータを、その分析な
どのためにメモリに書き込む方法において、続出時、多
数行・多数列にわたるデータを行方向と列方向のいずれ
にも高速で読み出すことができるようにしたものである
。

「課題を解決するための手段」 請求項１の発明においては、Ｎを正の整数とするとき、
多数行・多数列にわたるデータを格納するメモリとして
、２＃Ｉ行２Ｈ列のバンクを設け、Ｍを２Ｎ以下の正の
整数とするとき、第Ｍ行、第（２Ｎ　＋Ｍ）行、第（２
×２Ｎ　＋Ｍ）行・・・のデータを第Ｍ行の各列のバン
クに順次書き込む。

請求項２の発明においては、Ｎを正の整数とするとき、
多数行・多数列にわたるデータを格納するメモリとして
、２Ｎ行２Ｎ列のバンクを設け、Ｍを２Ｎ以下の正の整
数とするとき、第Ｍ行、第（２”　＋Ｍ）行、第（２×
２Ｎ　＋Ｍ）行・・・のデータを、そのうちの第Ｍ行第
１列のデータを第Ｍ行第Ｍ列のバンクに書き込む状態で
、第Ｍ行の各列のバンクに順次書き込む。

具体例として、Ｎ＝２．２Ｎ−４、Ｍ＝１．２゜３．４
とすると、４行４列のバンクを設け、第１行、第５行、
第９行・・・のデータは、第１行第１列のデータを第１
行第１列のバンクに書き込む状態で、第１行の各列のバ
ンクに順次書き込み、第２行、第６行、第１０行・・・
のデータは、第２行第１列のデータを第２行第２列のバ
ンクに書き込む状態で、第２行の各列のバンクに順次書
き込み、第３行、第７行、第１１行・・・のデータは、
第３行第１列のデータを第３行第３列のバンクに書き込
む状態で、第３行の各列のバンクに順次書き込み、第４
行、第８行、第１２行・・・のデータは、第４行第１列
のデータを第４行第４列のバンクに書き込む状態で、第
４行の各列のバンクに順次書き込む。

２Ｎ行２Ｎ列のバンクというのは、２！Ｎ個のバンクを
概念的に区別したものであって、必ずしも２Ｎ行２Ｎ列
に配置しなければならないというものではない。

「作　用」 上記の方法をとる請求項１または２の発明のデータ書込
方法によれば、続出時、多数行・多数列にわたるデータ
を列方向に読み出す場合においても、行方向に読み出す
場合においても、順次異なるバンクをアクセスすればよ
いので、データを高速で読み出すことができる。

また、請求項２の発明のデータ書込方法によれば、デー
タの書込および続出のためのデータ処理システムにおい
てアドレスラッチ回路を各列ごとに各行のバンクに対し
て共通にすることができ、データ処理システムの回路構
成が著しく簡単になる。

「実施例」 第１図は、この発明のデータ書込方法およびこれに伴う
データ読出方法を実現するデータ処理システムの一例で
、第１行第１列のバンクＢｌｌから第４行第４列のバン
クＢ４４までの４行４列のバンクが設けられた場合であ
る。

バンクＢｌｌ〜Ｂ４４に書き込むデータは、第２図の上
段に第１１図の上段と同様に示すように全体として多数
行・多数列にわたる例えば８ビツトのものである。この
データに対しては、例えばそれぞれ１０ビツトで表現さ
れるＸアドレス（列アドレス）およびＸアドレス（行ア
ドレス）を付与する。第２図の上段の（）内の左側に示
した２ビツトは、そのデータに対するＸアドレスの下位
２ビットＸｉ、ＸＯであり、右側に示した２ビツトは、
そのデータに対するＸアドレスの下位２ビットＹｌ、Ｙ
Ｏである。

第１図のデータ処理システムにおいては、書込時、上記
の８ビツトのデータがデータ入力端子１に供給されてク
ロックＣＬＫによりデータラッチ回路２にラッチされる
とともに、上記の総計２０ビツトのＸアドレスおよびＸ
アドレスがアドレス入力端子３に供給されてクロックＣ
ＬＫによりアドレスラッチ回路４にラッチされる。

アドレスラッチ回路４からの総計２０ビツトのＸアドレ
スおよびＸアドレスのうちのＸアドレスの下位２ビツト
ＸＩ　　ＸＯおよびＸアドレスの下位２ピツ）Ｙｌ、Ｙ
Ｏは加算回路１１に供給されて、加算回路１１からＸア
ドレスの下位２ビットＸＩ、ＸＯおよびＸアドレスの下
位２ビツトＹｌ。

ＹＯの総計１６通りの内容に応じて第５図に示すように
４通りに内容が変化する２ビツトのデータＡ１．ＡＯが
得られ、このデータＡｌ、ＡＯがデコーダ１２に供給さ
れて、第５図に示すようにデータＡＩ、ＡＯの４通りの
内容に応じてクロックＣＬＫがデコーダ１２の４個の出
力にラフチクロックＬＣＫＯ〜ＬＣＫ３として分配され
て取り出され、データラッチ回路２からの８ビツトのデ
ータが、ラッチクロックＬＣＫＯによりデータラッチ回
路６０に、ラッチクロックＬＣＫＩによりデータラッチ
回路６１に、ラフチクロックＬＣＫ２によりデータラッ
チ回路６２に、ラッチクロックＬＣＫ３によりデータラ
ッチ回路６３に、それぞれラッチされるとともに、アド
レスラッチ回路４からの総計２０ビツトのＸアドレスお
よびＸアドレスのうちのＸアドレスの上位８ビツトＸ９
〜Ｘ２およびＸアドレスの上位８ビツトＹ９〜Ｙ２が、
ラッチクロックＬＣＫＯによりアドレスラッチ回路７０
に、ラッチクロックＬＣＫＩによりアドレスラッチ回路
７１に、ラッチクロックＬＣＫ２によりアドレスラッチ
回路７２に、ラッチクロックＬＣＫ３によりアドレスラ
ッチ回路７３に、それぞれラッチされる。

そして、データラッチ回路６０からのデータが第１列の
バンクＢｌｌ、Ｂ２１．Ｂ３１およびＢ４１のデータ入
力端子Ｄｉに供給され、データラッチ回路６１からのデ
ータが第２列のバンクＢ１２、Ｂ２２．Ｂ３２およびＢ
４２のデータ入力端子Ｄｉに供給され、データラッチ回
路６２からのデータが第３列のバンクＢ１３．Ｂ２３．
Ｂ３３およびＢ４３のデータ入力端子ＤＩに供給され、
データラッチ回路６３からのデータが第４列のバンクＢ
１４．Ｂ２４．Ｂ３４およびＢ４４のデータ入力端子Ｄ
ｊに供給されるとともに、アドレスラッチ回路７０から
のアドレスＡＢＯが第１列のバンクＢ１１．Ｂ２１．Ｂ
３１およびＢ４１のアドレス端子Ａに供給され、アドレ
スラッチ回路７１からのアドレスＡＢＩが第２列のバン
ク８１２Ｂ　２２．Ｂ　３２およびＢ４２のアドレス端
子Ａに供給され、アドレスラッチ回路７２からのアドレ
スＡＢ２が第３列のバンクＢ１３．Ｂ２３．Ｂ３３およ
びＢ４３のアドレス端子Ａに供給され、アドレスラッチ
回路７３からのアドレスＡＢ３が第４列のバンクＢ１４
．Ｂ２４．Ｂ３４およびＢ４４のアドレス端子Ａに供給
される。

また、Ｙアドレスの下位２ビットＹ１．ＹＯと加算回路
１１からの２ビツトのデータＡＩ、ＡＯがサイクルシフ
ト回路１３においてクロックＣＬＫによりバンクＢｌｌ
〜Ｂ４４のアクセスタイムに応じた時間だけシフトされ
、そのデータＡＩ。

ＡＯのシフトされたデータＷＡＩ、ＷＡＯ；６＜デコー
ダ１４に供給されて、第６図に示すようにデータＷＡＩ
、ＷＡＯの４通りの内容に応じて書込イネーブル信号Ｗ
Ｅがデコーダ１４の４個の出力に書込イネーブル信号Ｗ
ＥＯ〜ＷＥ３として分配されて取り出され、さらにＹア
ドレスの下位２ビットＹｌ、ＹＯのシフトされたデータ
ＷＹ１．　　ＷＹＯがデコーダ５０〜５３に供給され、
書込イネーブル信号ＷＥＯ，ＷＥＩ、ＷＢ２．ＷＢ２が
デコーダ５０，５１，５２．５３にそれぞれ供給されて
、第６図に示すように（同図のデータＷＸＩ。

ＷＸＯは、Ｘアドレスの下位２ビットＸＩ、ＸＯもＹア
ドレスの下位２ビットＹｌ、ＹＯと同様にシフトされた
と仮定したときの、そのＸアドレスの下位２ビットＸＩ
、ＸＯのシフトされたデータを示している）、それぞれ
データＷＹＩ、ＷＹＯの４通りの内容に応じて、書込イ
ネーブル信号ＷＥＯがデコーダ５０の４個の出力に書込
イネーブル信号ＷＥＩ　１．ＷＢ２１．ＷＢ２１．ＷＢ
２１として分配されて取り出され、書込イネーブル信号
ＷＥＩがデコーダ５１の４個の出力に書込イネーブル信
号ＷＥ１２．ＷＥ２２．ＷＢ３２．ＷＢ４２として分配
されて取り出され、書込イネーブル信号ＷＥ２がデコー
ダ５２０４個の出力に書込イネーブル信号ＷＥ１３．Ｗ
Ｂ２３．ＷＢ２３゜ＷＢ４３として分配されて取り出さ
れ、書込イネーブル信号ＷＥ３がデコーダ５３の４個の
出力に書込イネーブル信号ＷＥ１４．ＷＥ２４．ＷＢ３
４、ＷＢ４４として分配されて取り出される。

そして、書込イネーブル信号ＷＥＩ　１．ＷＥＩ２、Ｗ
Ｂ１３．ＷＢ１４　　ＷＢ２１．ＷＢ２２゜ＷＢ２３．
ＷＢ２４．ＷＢ３１．ＷＢ３２．ＷＢ２３、ＷＢ２４．
ＷＢ２１．ＷＢ２２．ＷＢ２３゜ＷＢ４４が、それぞれ
バンクＢｌｌ、Ｂ１２．Ｂ１３、Ｂ１４．Ｂ２１．Ｂ２
２．Ｂ２３．Ｂ２４゜Ｂ３１．Ｂ３２．Ｂ３３．Ｂ３４
．Ｂ４１．Ｂ４２、Ｂ４３．Ｂ４４の書込イネーブル端
子Ｗｅに供給される。

したがって、第２図の上段に示したデータＤ１１、Ｂ１
５・・・Ｂ５１．Ｂ５５・・・は、これに対するＸアド
レスの下位２ビットＸ１．ＸＯが００、Ｙアドレスの下
位２ビットＹｌ、ＹＯが００で、第５図に示すようにデ
ータＡｔ、ＡＯがＯＯになり、そのデータＤ１１．Ｄ１
５・・・Ｂ５１．Ｂ５５−・・が第１列のバンクＢｌｌ
、Ｂ２１．Ｂ３１．Ｂ４１に供給されるとともに、バン
クＢｌｌ、Ｂ２１゜Ｂ３１またはＢ４１がアクセスされ
、しかも第６図に示すようにバンクＢｌｌに書込イネー
ブル信号ＷＥＩＩが供給されることによって、第２図の
下段に示すように第１行第１列のバンクＢｌｌに書き込
まれる。

同様に、データＤ１２・・・Ｂ５２・・・は、これに対
するＸアドレスの下位２ビットＸｉ、ＸＯが０１、Ｙア
ドレスの下位２ピントＹｌ、ＹＯが００で、データＡｌ
、ＡＯが０１になることによって、第１行第２列のバン
クＢ１２に書き込まれ、データＤ１３・・・Ｂ５３・・
・は、これに対するＸアドレスの下位２ビットＸｉ、Ｘ
Ｏが１０、Ｙアドレスの下位２ビットＹｌ、ＹＯが００
で、データＡＩ、ＡＯが１０になることによって、第１
行第３列のバンクＢ１３に書き込まれ、データＤ１４・
・・Ｂ５４・・・は、これに対するＸアドレスの下位２
ビツトＸ１、ＸＯが１１、Ｙアドレスの下位２ビツトＹ
ｌ。

ＹＯが００で、データＡＩ、ＡＯが１１になることによ
って第１行第４列のバンクＢ１４に書き込まれ、データ
Ｄ２１．Ｄ２５・・・は、これに対するＸアドレスの下
位２ビットＸＩ、ＸＯが０Ｏ１Ｙアドレスの下位２ビッ
トＹｌ、ＹＯが０１で、データＡｌ、ＡＯが０１になる
ことによって、第２行第２列のバンクＢ２２に書き込ま
れ、データＤ２２・・・は、これに対するＸアドレスの
下位２ビットＸｉ、ＸＯが０１、Ｙアドレスの下位２ビ
ットＹｌ、ＹＯが０１で、データＡｌ、ＡＯが１０にな
ることによって、第２行第３列のバンクＢ２３に書き込
まれ、データＤ２３・・・は、これに対するＸアドレス
の下位２ビットＸＩ、ＸＯが１０、Ｙアドレスの下位２
ビットＹｌ、ＹＯが０１で、データＡｌ、ＡＯが１１に
なることによって、第２行第４列のバンクＢ２４に書き
込まれ、データＤ２４・・・は、これに対するＸアドレ
スの下位２ビットＸＩ、ＸＯが１１、Ｙアドレスの下位
２ビットＹｌ、ＹＯが０１で、データＡｌ、ＡＯが００
になることによって、第２行第１列のバンクＢ２１に書
き込まれ、データＤ３１．Ｄ３５・・・は、これに対す
るＸアドレスの下位２ビットＸＩ、　　χ０が００、Ｙ
アドレスの下位２ビットＹｌ、ＹＯが１０で、データＡ
’ｌ、ＡＯが１０になることによって、第３行第３列の
バンクＢ３３に書き込まれ、データＤ３２・・・は、こ
れに対するＸアドレスの下位２ビットＸｉ、ＸＯが０１
、Ｙアドレスの下位２ビン）ＹＩ　　ＹＯが１０で、デ
ータＡｌ、ＡＯが１１になることによって、第３行第４
列のバンクＢ３４に書き込まれ、データＤ３３・・・は
、これに対するＸアドレスの下位２ビットＸ１．ＸＯが
１０、Ｙアドレスの下位２ビットＹｌ、ＹＯが１０で、
データＡｔ、ＡＯが００になることによって、第３行第
１列のバンクＢ３１に書き込まれ、データＤ３４・・・
は、これに対するＸアドレスの下位２ビットｘｉ、ｘｏ
が１１、Ｙアドレスの下位２ビットＹ１．ＹＯが１０で
、データＡｌ、ＡＯが０１になることによって、第３行
第２列のバンクＢ３２に書き込まれ、データＤ４１．Ｄ
４５・・・は、これに対するＸアドレスの下位２ビツト
Ｘ１゜ＸＯが００、Ｙアドレスの下位２ビットＹｌ、Ｙ
Ｏが１１で、データＡＩ、ＡＯが１１になることによっ
て、第４行第４列のバンクＢ４４に書き込まれ、データ
Ｄ４２・・・は、これに対するＸアドレスの下位２ビッ
トＸＩ、ＸＯが０１、Ｙアドレスの下位２ビットＹｌ、
ＹＯが１１で、データＡＩ。

ＡＯがＯＯになることによって、第４行第１列のバンク
Ｂ４１に書き込まれ、データＤ４３・・・は、これに対
するＸアドレスの下位２ビットＸｉ、ＸＯが１０、Ｙア
ドレスの下位２ビン）Ｙｌ、ＹＯが１１で、データＡＩ
、ＡＯが０１になることによって、第４行第２列のバン
クＢ４２に書き込まれ、データＤ４４・・・は、これに
対するＸアドレスの下位２ビットＸｉ、ＸＯが１１、Ｙ
アドレスの下位２ビットＹｌ、ＹＯが１１で、データＡ
ｌ。

ＡＯが１０になることによって、第４行第３列のバンク
Ｂ４３に書き込まれる。

すなわち、第１行のデータＤｌｌ、ＤＩ２．Ｄ１３、Ｄ
１４．Ｄ１５・・・は、第１行第１列のデータＤｌｌが
第１行第１列のバンクＢｌｌに書き込まれる状態で、第
１行のバンクＢｌｌ、Ｂ１２゜Ｂ１３．Ｂ１４に順次書
き込まれ、第２行のデータＤ２１．Ｄ２２．Ｄ２３．Ｄ
２４．Ｄ２５・・・は、第２行第１列のデータＤ２１が
第２行第２列のバンクＢ２２に書き込まれる状態で、第
２行のバンクＢ２２．Ｂ２３．Ｂ２４．Ｂ２１に順次書
き込まれ、第３行のデータＤ３１．Ｄ３２．Ｄ３３Ｄ３
４　　Ｄ３５・・・は、第３行第１列のデータＤ３１が
第３行第３列のバンクＢ３３に書き込まれる状態で、第
３行のバンクＢ３３．Ｂ３４．Ｂ３１゜Ｂ３２に順次書
き込まれ、第４行のデータＤ４１゜Ｄ４２　　Ｄ４３．
Ｄ４４．Ｄ４５・・・は、第４行第１列のデータＤ４１
が第４行第４列のバンクＢ４４に書き込まれる状態で、
第４行のバンクＢ４４゜Ｂ４１．Ｂ４２．Ｂ４３に順次
書き込まれ、第５行以下のデータについても同様に書き
込まれる。

このようにバンクＢｌｌ〜Ｂ４４に書き込まれた多数行
・多数列にわたるデータを列方向（Ｘ方向）に読み出す
場合には、アドレス入力端子３に書込時と同様にＸアド
レスおよびＹアドレスが供給され、バンクＢｌｌ〜Ｂ４
４が書込時と同様にアクセスされる。したがって、第３
図のループＬ１で示すように第１行のデータＤ１１．Ｄ
１２゜Ｄ１３　　Ｄ１４　　Ｄ１５・・・が第１行のバ
ンクＢ１１．Ｂ１２．Ｂ１３．Ｂ１４．Ｂｌｌ・・・か
ら順次読み出され、ループＬ２で示すように第２行のデ
ータＤ２１．Ｄ２２．Ｄ２３．Ｄ２４．Ｄ２５・・・が
第２行のバンクＢ２２．Ｂ２３．Ｂ２４．Ｂ２１、Ｂ２
２・・・から順次読み出され、ループＬ３で示すように
第３行のデータＤ３１．Ｄ３２．Ｄ３３　　Ｄ３４．Ｄ
３５・・・が第３行のバンクＢ３３゜Ｂ３４．Ｂ３１．
Ｂ３２．Ｂ３３・・・から順次読み出され、ループＬ４
で示すように第４行のデータＤ４１．Ｄ４２．Ｄ４３．
Ｄ４４．Ｄ４５・・・が第４行のバンクＢ４４．Ｂ４１
．Ｂ４２．Ｂ４３゜Ｂ４４・・・から順次読み出され、
第５行以下のデータについても同様に読み出される。

そして、第１列のバンクＢｌｌ、Ｂ２１．Ｂ３１、Ｂ４
１からのデータがマルチプレクサ８０に供給され、第２
列のバンクＢ１２．’Ｂ２２．Ｂ３２、Ｂ４２からのデ
ータがマルチプレクサ８１に供給され、第３列のバンク
Ｂ１３．Ｂ２３．Ｂ３３、Ｂ４３からのデータがマルチ
プレクサ８２に供給され、第４列のバンクＢ１４．Ｂ２
４．Ｂ３４、Ｂ４４からのデータがマルチプレクサ８３
に供給される。

また、Ｙアドレスの下位２ピントＹｌ、ＹＯと加算回路
１１からの２ビツトのデータＡＩ、ＡＯがサイクルシフ
ト回路Ｉ５においてクロックＣＬＫによりバンクＢｌｌ
〜Ｂ４４のアクセスタイムに応じた時間だけシフトされ
、そのデータＡｌ。

ＡＯのシフトされたデータＲＡＩ、ＲＡＯがデコーダ１
６に供給されて、第７図に示すようにデータＲＡＩ、Ｒ
ＡＯの４通りの内容に応じてマルチプレクサイネーブル
信号ＭＥがデコーダ１６の４個の出力にマルチプレクサ
イネーブル信号ＭＥＯ〜ＭＥ３として分配されて取り出
され、さらにＹアドレスの下位２ビットＹｌ、ＹＯのシ
フトされたデータＲＹＩ、ＲＹＯがマルチプレクサ８０
〜８３に供給され、マルチプレクサイネーブル信号ＭＥ
Ｏ，ＭＥＩ、ＭＢ２．ＭＢ２がマルチプレクサ８０，８
１，８２．８３にそれぞれ供給されて、第７図に示すよ
うに（同図のデータＲＸＩ、ＲＸ０は、Ｘアドレスの下
位２ビットＸＩ、ＸＯもＹアドレスの下位２ビットＹｌ
、ＹＯと同様にシフトされたと仮定したときの、そのＸ
アドレスの下位２ビットＸＩ、ＸＯのシフトされたデー
タを示している）、マルチプレクサ８０においてはマル
チプレクサイネーブル信号ＭＥＯの高レベル期間におい
てデータＲＹＩ、ＲＹＯの４通りの内容に応じて第１列
のバンクＢｌｌ、Ｂ２１．Ｂ３１またはＢ４１からのデ
ータが出力に取り出され、マルチプレクサ８１において
はマルチプレクサイネーブル信号ＭＥＩの高レベル期間
においてデータＲＹＩ、ＲＹＯの４通りの内容に応じて
第２列のバンクＢ１２．Ｂ２２．Ｂ３２またはＢ４２か
らのデータが出力に取り出され、マルチプレクサ８２に
おいてはマルチプレクサイネーブル信号ＭＥ２の高レベ
ル期間においてデータＲＹＩ、ＲＹＯの４通りの内容に
応じて第３列のバンクＢ１３゜Ｂ２３．Ｂ３３またはＢ
４３からのデータが出力に取り出され、マルチプレクサ
８３においてはマルチプレクサイネーブル信号ＭＥ３の
高レベル期間においてデータＲＹＩ、ＲＹＯの４通りの
内容に応じて第４列のバンクＢ１４．Ｂ２４．Ｂ３４ま
たはＢ４４からのデータが出力に取り出され、マルチプ
レクサ８０〜８３の出力データがオアゲート１７に供給
される。

第８図は、このように列方向に読み出す場合の動作を示
したもので、これから明らかなように多数行・多数列に
わたるデータを列方向にクロックＣＬＫの１周期ごとと
いう高速で読み出すことができる。

上記のようにバンクＢｌｌ〜Ｂ４４に書き込まれた多数
行・多数列にわたるデータを行方向（Ｙ方向）に読み出
す場合には、それに応じてアドレス入力端子３に供給さ
れるＸアドレスおよびＹアドレスが指定される。すなわ
ち、第１列のデータＤｌｌ、Ｄ２１．Ｄ３１．Ｄ４１．
Ｄ５１・・・を順次読み出すときには、Ｘアドレスはデ
ータＤＩｌＤ２１．Ｄ３１　　Ｄ４１．Ｄ５１・・・に
対するものに固定され、ＹアドレスはデータＤｌｌ、Ｄ
２１゜Ｄ３１．Ｄ４１．Ｄ５１・・・に対するものに順
次変えられる。したがって、このとき、第２図の上段か
ら明らかなようにＸアドレスの下位２ビツトＸ１、ＸＯ
は常に００でＸアドレスの下位２ビットＹｌ、ＹＯが０
０　０１　１０，１１．００・・・の順で変化し、第２
図の下段および第５図から明らかなようにデータＡＩ、
ＡＯが００．Ｏｆ、１０゜１１．００・・・の順で変化
することによって、第４図のループＬＬＩで示すように
第１行第１列のバンクＢｌｌ、第２行第２列のバンクＢ
２２、第３行第３列のバンクＢ３３、第４行第４列のバ
ンクＢ４４、第１行第１列のバンクＢｌｌ・・・が順次
アクセスされてバンクＢｌｌ、Ｂ２２．Ｂ３３．Ｂ４４
、Ｂｌｌ・・・から第】列のデータＤｌｌ、Ｄ２１、Ｄ
３１．Ｄ４１．Ｄ５１・・・が順次読み出される。

同様に、アドレス入力端子３に供給されるＸアドレスが
第２列のデータＤ１２．Ｄ２２．Ｄ３２゜Ｄ４２．Ｄ５
２・・・に対するものに固定され、Ｘアドレスがデータ
Ｄ１２．Ｄ２２．Ｄ３２．Ｄ４２゜Ｄ５２・・・に対す
るものに順次変えられるときには、Ｘアドレスの下位２
ビットＸＩ、ＸＯは常に０１でＸアドレスの下位２ビッ
トＹｌ、ＹＯが００゜０１．１０，１１．００・・・の
順で変化し、データＡ、１．ＡＯが０１，１０．１１．
００，０１・・・の順で変化することによって、第４図
のループＬ１２で示すようにバンクＢＩ２．Ｂ２３．Ｂ
５４Ｂ４１．Ｂ１２・・・が順次アクセスされてバンク
Ｂ１２、Ｂ２３．Ｂ３４．Ｂ４１．Ｂ１２・・・から第
２列のデータＤＩ２．Ｄ２２．Ｄ３２．Ｄ４２゜Ｄ５２
・・・が順次読み出され、アドレス入力端子３に供給さ
れるＸアドレスが第３列のデータＤ１３゜Ｄ２３．Ｄ３
３．Ｄ４３．Ｄ５３・・・に対するものに固定され、Ｘ
アドレスがデータＤ１３．Ｄ２３゜Ｄ３３．Ｄ４３．Ｄ
５３・・・に対するものに順次変えられるときには、Ｘ
アドレスの下位２ビツトＸ１、ＸＯは常に１０でＸアド
レスの下位２ビットＹｌ、ＹＯが００，０１，１０，１
１．００・・・の順で変化し、データＡＩ、ＡＯが１０
．１１．００．０１，１０・・・の順で変化することに
よって、第４図のループＬ１３で示すようにバンクＢ１
３゜Ｂ２４．Ｂ３１．Ｂ４２．Ｂ１３・・・が順次アク
セスされてバンクＢ１３．Ｂ２４．Ｂ３１．Ｂ４２゜Ｂ
１３・・・から第３列のデータＤＩ３　　Ｄ２３　　Ｄ
３３、Ｄ４３．Ｄ５３・・・が順次読み出され、アドレ
ス入力端子３に供給されるＸアドレスが第４列のデータ
Ｄ１４．Ｄ２４．Ｄ３４．Ｄ４４　　Ｄ５４・・・に対
するものに固定され、ＸアドレスがデータＤ１４．Ｄ２
４．Ｄ３４．Ｄ４４．Ｄ５４・・・に対するものに順次
変えられるときには、Ｘアドレスの下位２ビットＸＩ、
ＸＯは常に１１でＹアドレスノ下位２ピッ）Ｙｌ、ＹＯ
が００，０１，１０．１１，００・・・の順で変化し、
データＡ１．ＡＯが１１．００，０１．１０．１１・・
・の順で変化することによって、第４図のループＬ１４
で示すようにバンクＢＩ４．Ｂ２１．Ｂ３２．Ｂ４３゜
Ｂ１４・・・が順次アクセスされてバンクＢ１４．Ｂ２
１、Ｂ３２．Ｂ４３．Ｂ１４・・・がら第４列のデータ
Ｄ１４．Ｄ２４．Ｄ３４．Ｄ４４．Ｄ５４・・・が順次
読み出され、第５列以下のデータについても同様に読み
出される。

第９図は、このように行方向に読み出す場合の動作を示
したもので、これから明らかなように多数行・多数列に
わたるデータを行方向にクロックＣＬＫの１周期ごとと
いう高速で読み出すことができる。

「発明の効果」 上述したように、請求項１または２の発明のデータ書込
方法によれば、続出時、多数行・多数列にわたるデータ
を行方向と列方向のいずれにも高速で読み出すことがで
きる。しかも、請求項２の発明のデータ書込方法によれ
ば、図示した例のようにデータ処理システムにおいてア
ドレスラッチ回路を各列ごとに各行のバンクに対して共
通にすることができ、データ処理システムの回路構成が
著しく簡単になる。

【図面の簡単な説明】

第１図は、この発明のデータ書込方法およびこれに伴う
データ読出方法を実現するデータ処理システムの一例を
示すブロック図、第２図は、その多数行・多数列にわた
るデータとこれが４行４列のバンクに書き込まれた状態
を示す図、第３図は、その４行４列のバンクに書き込ま
れた多数行・多数列にわたるデータを列方向に読み出す
場合のバンクのアクセス順序を示す図、第４図は、その
４行４列のバンクに書き込まれた多数行・多数列にわた
るデータを行方向に読み出す場合のバンクのアクセス順
序を示す図、第５図、第６図および第７図は、それぞれ
第１図のデータ処理システムの動作の説明のための図、
第８図は、第１図のデータ処理システムにおいて多数行
・多数列にわたるデータを列方向に高速で読み出す場合
の動作の説明に供するタイムチャート、第９図は、第１
図のデータ処理システムにおいて多数行・多数列にわた
るデータを行方向に高速で読み出す場合の動作の説明に
供するタイムチャート、第１０図は、従来のデータ書込
方法およびこれに伴うデータ読出方法を実現するデータ
処理システムの一例を示すブロック図、第１１図は、そ
の多数行・多数列にわたるデータとこれが４個のバンク
に書き込まれた状態を示す図、第１２図は、その４個の
バンクに書き込まれた多数行・多数列にわたるデータを
列方向に高速で読み出す場合の動作の説明に供するタイ
ムチャートである。

Claims (2)

【特許請求の範囲】
1. （１）Ｎを正の整数とするとき、多数行・多数列にわた
   るデータを格納するメモリとして、２＾Ｎ行２＾Ｎ列の
   バンクを設け、 Ｍを２＾Ｎ以下の正の整数とするとき、第Ｍ行、第（２
   ＾Ｎ＋Ｍ）行、第（２×２＾Ｎ＋Ｍ）行・・・のデータ
   を第Ｍ行の各列のバンクに順次書き込む、データ書込方
   法。
2. （２）Ｎを正の整数とするとき、多数行・多数列にわた
   るデータを格納するメモリとして、２＾Ｎ行２＾Ｎ列の
   バンクを設け、 Ｍを２＾Ｎ以下の正の整数とするとき、第Ｍ行、第（２
   ＾Ｎ＋Ｍ）行、第（２×２＾Ｎ＋Ｍ）行・・・のデータ
   を、そのうちの第Ｍ行第１列のデータを第Ｍ行第Ｍ列の
   バンクに書き込む状態で、第Ｍ行の各列のバンクに順次
   書き込む、 データ書込方法。