JPH0464230A - 大面積集積回路 - Google Patents
大面積集積回路Info
- Publication number
- JPH0464230A JPH0464230A JP2175212A JP17521290A JPH0464230A JP H0464230 A JPH0464230 A JP H0464230A JP 2175212 A JP2175212 A JP 2175212A JP 17521290 A JP17521290 A JP 17521290A JP H0464230 A JPH0464230 A JP H0464230A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- chip
- light
- chips
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/092—Adapting interconnections, e.g. making engineering charges, repairing
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ウェハスケール集積回路において。
そのチップ間配線の形成方法に関する。
チップ毎に半導体ウェハを切断して使用する通常の半導
体集積回路における配線の形成は、半導体基板全面にア
ルミニウム等の金属膜を被着する工程と、その上にフォ
トレジストを塗布してフォトレジスト膜を形成する工程
と、所望の配線形状が描か九たフォトマスクを通した光
をその上に照射して結像させフォトレジスト膜を感光さ
せる工程と、そのフォトレジスト膜を現像して所望の形
状にする工程と、上記金属膜のうちフォトレジスト膜の
現像によって露出した部分を除去してフォトレジスト膜
の形状を転写する工程等により行う。 この中で、フォトマスクを通した光を照射して結像させ
フォトレジスト膜を感光させる工程は、初期の半導体プ
ロセスではウェハ全面に同時に結像させて一斉に感光さ
せていた。しかし、最近の半導体プロセスでは、〜１ｃ
ｒｎ角程度の太ささの照射範囲を決めてこの中にだけ結
像させる。これをウェハ全体に渡って繰り返すことによ
りウェハ全面を感光させる。これは、レンズの収差やウ
ェハの熱膨張等のために、＊細な配線形状をウェハ全面
に渡って正確に結像させることが困難であり。 半導体集積回路の集積度を向上させるために改善されて
きた点の１つである。この技術等により、最近ではＭ幅
１μｍ程度の配線を施すことも可能となっている。従来
の半導体チップは大きいものでも１５ｍｍ角〜２０ｍｍ
角程度であり、そのチップとチップの間に配線を設ける
必要がない従来の半導体集積回路では、照射範囲の大き
さをチップの大きさに合わせて決めれば、ｍ射範囲の境
界が切断箇所となるために、この境界部分の配線方法に
関して特に考慮する必要がなかった。 また、直径が数インチもある１枚のウェハ上に在る複数
の半導体チップをウェハ上で配線接続して１個の素子と
して使用する大面積集積回路（いわゆるウェハスケール
集積回路）の場合、従来は。 のインターナショナルソリッドーステートサーキッツコ
ンファレンス（Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉ
ｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎ
ｃｅ （Ｉ Ｓ Ｓ ＣＣ） ）において“２００Ｍｂ
ｗａｆｅｒ Ｍｅ＋ｗｏｒｙ”と題して発表されてい
るように、チップ内を配線する工程が終了した後に改め
て工程を設けて形成していた。
体集積回路における配線の形成は、半導体基板全面にア
ルミニウム等の金属膜を被着する工程と、その上にフォ
トレジストを塗布してフォトレジスト膜を形成する工程
と、所望の配線形状が描か九たフォトマスクを通した光
をその上に照射して結像させフォトレジスト膜を感光さ
せる工程と、そのフォトレジスト膜を現像して所望の形
状にする工程と、上記金属膜のうちフォトレジスト膜の
現像によって露出した部分を除去してフォトレジスト膜
の形状を転写する工程等により行う。 この中で、フォトマスクを通した光を照射して結像させ
フォトレジスト膜を感光させる工程は、初期の半導体プ
ロセスではウェハ全面に同時に結像させて一斉に感光さ
せていた。しかし、最近の半導体プロセスでは、〜１ｃ
ｒｎ角程度の太ささの照射範囲を決めてこの中にだけ結
像させる。これをウェハ全体に渡って繰り返すことによ
りウェハ全面を感光させる。これは、レンズの収差やウ
ェハの熱膨張等のために、＊細な配線形状をウェハ全面
に渡って正確に結像させることが困難であり。 半導体集積回路の集積度を向上させるために改善されて
きた点の１つである。この技術等により、最近ではＭ幅
１μｍ程度の配線を施すことも可能となっている。従来
の半導体チップは大きいものでも１５ｍｍ角〜２０ｍｍ
角程度であり、そのチップとチップの間に配線を設ける
必要がない従来の半導体集積回路では、照射範囲の大き
さをチップの大きさに合わせて決めれば、ｍ射範囲の境
界が切断箇所となるために、この境界部分の配線方法に
関して特に考慮する必要がなかった。 また、直径が数インチもある１枚のウェハ上に在る複数
の半導体チップをウェハ上で配線接続して１個の素子と
して使用する大面積集積回路（いわゆるウェハスケール
集積回路）の場合、従来は。 のインターナショナルソリッドーステートサーキッツコ
ンファレンス（Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉ
ｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎ
ｃｅ （Ｉ Ｓ Ｓ ＣＣ） ）において“２００Ｍｂ
ｗａｆｅｒ Ｍｅ＋ｗｏｒｙ”と題して発表されてい
るように、チップ内を配線する工程が終了した後に改め
て工程を設けて形成していた。
従って、従来のウェハスケール集積回路ではチップ毎に
切断して使用する通常の半導体集積回路に比べて余分な
配線層が必要となる。また、ウェハ全面に渡って同時に
配線形状を結像させる方法では、微細な配線を形成する
ことが困難であり。 集積度が低下することになる。 本発明の第１の目的は２通常の半導体集積回路に比べて
余分に追加された配線層の無いウェハスケール集積回路
を提供することにある。 本発明の第２の目的は２通常の半導体集積回路と同程度
に微細な配線を有するウェハスケール集積回路を提供す
ることにある。 ［課題を解決するための手段］ 本発明は、配線工程における光の照射範囲で隣合うもの
に重なりを持たせ、この重なりの部分に所望の形状の配
線が必ず形成されるようにすることによってチップ間を
同一工程で配線したものである。 本発明の他の一側面では、上記型なりの部分の配線パタ
ーンを他より太くしたものである。 本発明のさらに他の一側面では、所定パターンを有する
同一のマスクを少しづつずらして露光し、チップ内パタ
ーンとチップ間配線パターンを同一工程で行なうことで
ある。 ［作用］ 光の照射範囲の重なりの部分にチップ間の配線を形成し
たため、チップ間を配線するための余分な工程は不要で
ある。また、光の照射範囲の大きさはチップの大きさに
ほぼ等しいため、チップ毎に切断して使用する通常の半
導体集積回路と同程度に微細な配線を形成することがで
きる。さらに光の照射範囲の重なりの部分の配線を他よ
り太くすることにより、露光ずれの問題を解消した。ま
た、同一マスクを少しづつずらして露光するようにすれ
ばチップ内配線とチップ間配線を効率良く露光できる。
切断して使用する通常の半導体集積回路に比べて余分な
配線層が必要となる。また、ウェハ全面に渡って同時に
配線形状を結像させる方法では、微細な配線を形成する
ことが困難であり。 集積度が低下することになる。 本発明の第１の目的は２通常の半導体集積回路に比べて
余分に追加された配線層の無いウェハスケール集積回路
を提供することにある。 本発明の第２の目的は２通常の半導体集積回路と同程度
に微細な配線を有するウェハスケール集積回路を提供す
ることにある。 ［課題を解決するための手段］ 本発明は、配線工程における光の照射範囲で隣合うもの
に重なりを持たせ、この重なりの部分に所望の形状の配
線が必ず形成されるようにすることによってチップ間を
同一工程で配線したものである。 本発明の他の一側面では、上記型なりの部分の配線パタ
ーンを他より太くしたものである。 本発明のさらに他の一側面では、所定パターンを有する
同一のマスクを少しづつずらして露光し、チップ内パタ
ーンとチップ間配線パターンを同一工程で行なうことで
ある。 ［作用］ 光の照射範囲の重なりの部分にチップ間の配線を形成し
たため、チップ間を配線するための余分な工程は不要で
ある。また、光の照射範囲の大きさはチップの大きさに
ほぼ等しいため、チップ毎に切断して使用する通常の半
導体集積回路と同程度に微細な配線を形成することがで
きる。さらに光の照射範囲の重なりの部分の配線を他よ
り太くすることにより、露光ずれの問題を解消した。ま
た、同一マスクを少しづつずらして露光するようにすれ
ばチップ内配線とチップ間配線を効率良く露光できる。
【実施例１
以下、第１図〜第３図を用いて本発明の一実施例を説明
する。第１図において、１はチップの１つ、２，３はそ
れぞれその隣のチップである。 １１〜１３は、それぞれ１〜３のチップの光の照射範囲
である。２０は照射範囲の重なった部分。 すなわち、２回照射される部分である。５０は最終的に
配線の金属膜が残る部分である。第１図の一部を拡大し
たものが第２図である。第２図において、５１は最終的
に配線の金属膜が残る部分５０のうち照射範囲の重なっ
た部分２ｏの中に在るものである。また、６０は最終的
に金属膜が残らない部分であり、６１はそのうち２０の
中に在るものである。ここで、光の当たった部分が現像
した時に溶けて無くなるタイプのフォトレジストを使用
することを想定する。すると、１のチップに光を照射す
る時には、１１の中の５０の部分はフォトマスクの影と
なるようにして６０の部分にのみ光を当てることになる
。従って、６１０部分には光が当たり、５１の部分は影
となる。またこの時、照射範囲１１の外側すなわち第２
図内の縦の長い実線より右側には、当然ながら全く光は
当たらない。２のチップに光を照射する時にも１２の中
の５０の部分はフォトマスクの影となるようにして６０
の部分にのみ光を当てることになるが。 この時にも、６１の部分には光が当たり、５１の部分は
影となる。この時も、照射範囲１２の外側すなわち第２
図内の縦の破線より左側には、全く光は当たらない。従
って、１および２の両方のチップに照射した後には、２
回照射される６１の部分を含めて６０の部分には少なく
とも１回は光が照射され、５１を含めて５０の部分には
全く照射されないことになる。これを現像すると５１を
含めて５０の部分にフォトレジストが残ることになり、
最終的にはここに配線の金属膜が残ることになる。なお
、ここでは光の当たった部分が現像した時に溶けて無く
なるタイプのフォトレジストを使用することを想定した
が、逆に光の当たらなかった部分が現像した時に溶けて
無くなるタイプのフォトレジストを使用しても同じこと
ができる。 この時には１および２の両方のチップに照射した後には
、２回照射される５１の部分を含めて５０の部分には少
なくとも１回は光が照射され、６１を含めて６０の部分
には全く照射されないことになる。これを現像すると５
１を含めて５０の部分にフォトレジストが残ることにな
り、最終的には同じ部分に配線の金属膜が残ることにな
る。 第３図は、ウェハ全体の中での第１図および第２図の部
分の位置付けを示したものである。 １００が半導体ウェハ、１１はある１つのチップの光の
照射範囲、１２〜１５はそれぞれその隣のチップの照射
範囲、１６は他のチップの照射範囲である。５０は最終
的に配線の金属膜が残る部分である。、この図に示すよ
うに、互いに隣合うチップの照射範囲が少しずつ重なる
ようにしなからウェハ全面に渡って敷き詰めると、チッ
プの境界を超えて自由に配線を敷設することが可能とな
る。 なお、第３図から明らかなように、各チップの四隅付近
においては４つの照射範囲が重なる部分が在るが、この
部分についても、４回の光照射においていずれも影にな
るようにするか１回以上光が当たるようにするかによっ
て、配線の金属膜を残すか否かを選択できる。また、第
１図や第２図において照射範囲の重なり部分２０におけ
る配線幅を太くしであるのは、左右の照射範囲の位置ず
れによるＷＩｒ線を防ぐためである。チップ内における
配線幅は光の波長の数倍程度まで細くすることが可能で
あるが２重なり部分２０における配線幅は。 これより機械的な位置合わせ精度の分だけ太くする必要
がある。具体的には、この機械的な位置合わせ精度は、
隣合うチップの合わせマークの相対的な位置ずれと、位
置合わせを行なう装Ｗ（通常はステッパと呼ばれる）の
能力によって決まる。 一番最初の工程で形成する合わせマークは全面−括照射
によって露光した時の光の収差等によって生じるずれ（
１μｍ以下）しか無いが、チップ間を配線する時に使う
合わせマークは最初の合わせマークを基に他の層の合わ
せマークを形成するという工程を何回か経た後のもので
あり、例えばチップ間配線を第３層目の配線層で行なう
場合、６回前後繰り返されるのが通常である。 １回繰り返す毎に、ステップの能力程度のずれが隣合う
チップの両側で発生することになる。また、ステップの
能力については、最近は０．１μｍ前後のものまである
。従って、上記の場合の機械的な位置合わせ精度は約２
〜３μ工程度ということになる。 最初の合わせマークのずれ（１μｍ以下）＋ステッパの
精度（０，１μｍ）Ｘ６Ｘ２＋ステツパの精度（０，１
μｍ）Ｘ２＝２〜３μｍ（２，４μｍ）チップ間を配線
する時に使う合わせマークのずれ＝最初の合わせマーク
のずれ＋ステッパの精度従って、線幅約１μｍの配線を
設ける場合、照射範囲の重なり部分では３〜４μｍ以上
の１！幅が必要である。また、配線の間隔チップ内は１
〜２μｍについても同様の考え方で広くする必要がある
。（３〜５μｍ以上になる。） また、同じ考え方で、照射範囲の重なり部分の幅は２〜
３μｍ以上必要で、重なり部分から２〜３μｍ以内の部
分においては上記の太い線幅、広い間隔が必要である。 なお、現在の半導体プロセスにおける光照射は。 フォトレジストに紫外線を照射するのが主流であるが、
将来例えばｘｇレジストにＸ線を照射するようなプロセ
スが使われる可能性もある。その場合も、チップ毎の照
射範囲を互いに少しずつ重ねることによって本発明を適
用できるのはいうまでもない。 次に２本発明の他の実施例を第４図および第５図を使っ
て説明する。第４図において、１１はある１つのチップ
の光の照射範囲、１２．１３はそれぞれその隣のチップ
の光の照射範囲、５０は最終的に配線の金属膜が残る部
分である。第４図においては、チップ毎の照射範囲は互
いに重なり合う部分を持たず、従ってこれだけではチッ
プ間は配線できない。しかし、第４図に示す照射範囲の
それぞれに光を照射した後フォトレジストを現像する前
に、ウェハ全面に渡って同時に第５図に示すような照射
範囲に光を照射すれば、チップ間を配線することができ
る。第５図における３ｏは。 第４図におけるチップ毎の照射範囲１１〜１３等を−回
り小さくした領域であり、配線の形状によらず常に影と
する部分である。４ｏは３０を除く他の部分であるが、
この部分は所望の配線形状を得るために選択的に光を照
射しまたは影となるようにする範囲である。そして、４
０の部分はチップとチップの境界を含み、また、チップ
毎の照射範囲１１〜１３の周辺部分と重なりを持つ。こ
の重なりがあるため、第１図〜第３図の場合と同様にウ
ェハ全面に渡って自由に配線を敷設することが可能とな
る。この実施例では、チップ毎に切断して使用する通常
の半導体集積回路のプロセスと比較して、ウェハ全面に
渡って同時に光を照射する工程のみ１工程増えるが、配
線の暦数は増えないので２通常の半導体集積回路とほぼ
同じプロセスが使用できる。また、この実施例では第４
図に示すチップ毎の光照射を先に行った後に第５図に示
すウェハ全面同時の光照射を行う場合について述べたが
、第４図の照射と第５図の照射の順序は逆にしても同じ
効果が得られる。 なお、これらの方法によって配線すると、チップ間の配
線がチップ内の配線と同じ配線層を使って行われるため
、チップを選別して良品だけを接続することはできない
。しかし２例えばバス構成にできる回路であれば、不良
部分が接続されていてもこれを避けて使用することがで
きる。第６図に、バス構成にした場合の一実施例を示す
。第６図において、１００はウェハスケール集積回路。 １〜７はそれぞれがチップであり、１５０，１５１はチ
ップ間を超えて配線されたバスである。 １５５は、このウェハスケール集積回路に対する信号の
入出力点であり２例えばここにワイヤボンディング用の
パッドを設ける６また。１０１もチップであるが、後述
するようにこのチップは使用しない。第６図において２
例えばチップ１からの信号の出力は、横方向のバス１５
０を介してこの行の中央列のチップ７へ伝達し、チップ
７の中でこの信号を選択し、縦方向のバス１５１を介し
て入出力点１５５へ伝達する。逆にチップ１への信号の
入力は、入出力点１５５から入力した信号を縦方向のバ
ス１５１を介してチン・プ７へ伝達し。 このチップから横方向のバス１５０を介してチップ１ま
で伝達する。このようにすれば２例えばチップ４やチッ
プ５に不良があってもチップ１と外部との間の信号の伝
達は可能である。特にニューラルネットワークや記憶装
置等はバス構成にするのが容易であり、このような方法
によって不良部分を避けて使用することができる。従っ
て、あらかじめ予備の回路を設けておいて不良があった
場合に切り替えて使用することにより、ウェハスケール
集積回路としての歩留まりを向上させることができる。 なお、第６図から明らかなように、入出力点１５５や縦
方向のバス１５１等に不良があるとウェハ全体が使えな
くなるが、これらの部分の面積はウェハ全体の面積に比
べて小さいため。 ここに不良が発生する確率は全体のどこかに不良が発生
する確率より小さい。ただし、ウェハの周辺部分は不良
が発生する確率が高いので、第６図に示すように入出力
点１５５は最も外側のチップを避けて設けるのが望まし
い。また、入出力点１５５やバス１５０．バス１５１．
これらのバスを暉動する回路等は、不良が発生したとき
に影響の及ぶ範囲が大きいので２例えば多数決回路等を
使用して多重化しておくのが望ましい。 第６図のように直径が数インチに及ぶ半導体基板全面に
わたって集積回路を形成しようとした場合、基板に塗布
したフォトレジストを露光してパターンを形成する工程
において１度に全面を露光しようとすると解像度が悪く
なるため、例えばチップ１を１回の露光単位として何回
かに分けて露光することになる。その場合、各チップ１
のパターンが少しずつでも異なると全てのパターンに対
してそれぞれマスクを用意することが必要となり、マス
クの種類が膨大になって不経済である。一方、各チップ
にはそれぞれに個別に定められたアドレスがある場合、
これを識別する機能が必要である。 すなわち、各チップ１の中身を全く変えずに個別のアド
レスを識別できるようにする必要がある。 これを実現する配線パターンの１実施例を第７図に示す
。 第７図は、第６図の中のチップ（ここでは１チツプをニ
ューロン群７１５０として規定している）１行分の内の
更に右半分について示したものである。第７図において
、７１５ｏはニューロン群である。この中で７１００は
ニューロン、７３１１〜７３１５は第２階層のバス、７
１５６はトライステートバッファ、７１５８はバッファ
である。 こ九らの接続関係については、本願の発明者らは先に特
願平１−５６４５８号の中で詳細に開示した。７３５０
は第３階層のバス７３２１〜７３２５と第２階層のバス
７３１１〜７３１５を接続する部分であり、７１６６は
トライステートバッファ、７１６８はバッファである。 そして、デコーダが第３階層と第２階層のバスの接続部
７３５ｏの中に搭載されている。このデコーダの出力は
４ビツトのバス７３１６を介して各二ニーロン群７１５
０に送られるが、このバスは図に示すようにニューロン
群７１５ｏを１個通る毎に１ビツトずつシフトするよう
に形成する。そしてこのデコーダ７１５７は、アドレス
信号が指すニューロン７１００を含むニューロン群７１
５０に対応する出力のみをハイレベルにする。すると、
各ニューロン群７１５０は全く同一形状であるにもかか
わらず、目的とするニューロン群１個だけを選択するこ
とができる。また、各ニューロン７１００は、アドレス
信号の下２ビットとデコーダ７１５７から送られてきた
信号によって、自分が選択されたか否かを判断すること
ができる。更に、接続部７３５０についても、同様の手
法を用いて目的とする１行だけを選択することができる
。 この場合、アドレス信号の上位のビットをデコードした
結果を制御装置から９ビツトのバス７３２６を介して各
接続部７３５０に送る。９ビツトのバス７３２６は１行
毎に１ビツトずつシフトするように形成しであるため、
各接続部７３５０は全く同一の形状であるにもががわら
ず、目的とする１行だけを選択することができ。以上に
より、第６図の集積回路を作成するのに必要なフォトマ
スクの種類を著しく抑えることができる。 そして、これらのマスクを端部が重なるように少しづつ
ずらして露光することにより、効率的に大面積の集積回
路を製造できる。このとき、マスク内の配線パターンを
、マスクの端部近傍にて幅広とすることで、マスクの位
置ずれによる配線の欠陥を防ぐことが可能となる。 【発明の効果】 以上述へたように９本発明によれば、新たな配線層を設
けずにチップ間を接続しウェハスケール集積回路を製造
することができる。
する。第１図において、１はチップの１つ、２，３はそ
れぞれその隣のチップである。 １１〜１３は、それぞれ１〜３のチップの光の照射範囲
である。２０は照射範囲の重なった部分。 すなわち、２回照射される部分である。５０は最終的に
配線の金属膜が残る部分である。第１図の一部を拡大し
たものが第２図である。第２図において、５１は最終的
に配線の金属膜が残る部分５０のうち照射範囲の重なっ
た部分２ｏの中に在るものである。また、６０は最終的
に金属膜が残らない部分であり、６１はそのうち２０の
中に在るものである。ここで、光の当たった部分が現像
した時に溶けて無くなるタイプのフォトレジストを使用
することを想定する。すると、１のチップに光を照射す
る時には、１１の中の５０の部分はフォトマスクの影と
なるようにして６０の部分にのみ光を当てることになる
。従って、６１０部分には光が当たり、５１の部分は影
となる。またこの時、照射範囲１１の外側すなわち第２
図内の縦の長い実線より右側には、当然ながら全く光は
当たらない。２のチップに光を照射する時にも１２の中
の５０の部分はフォトマスクの影となるようにして６０
の部分にのみ光を当てることになるが。 この時にも、６１の部分には光が当たり、５１の部分は
影となる。この時も、照射範囲１２の外側すなわち第２
図内の縦の破線より左側には、全く光は当たらない。従
って、１および２の両方のチップに照射した後には、２
回照射される６１の部分を含めて６０の部分には少なく
とも１回は光が照射され、５１を含めて５０の部分には
全く照射されないことになる。これを現像すると５１を
含めて５０の部分にフォトレジストが残ることになり、
最終的にはここに配線の金属膜が残ることになる。なお
、ここでは光の当たった部分が現像した時に溶けて無く
なるタイプのフォトレジストを使用することを想定した
が、逆に光の当たらなかった部分が現像した時に溶けて
無くなるタイプのフォトレジストを使用しても同じこと
ができる。 この時には１および２の両方のチップに照射した後には
、２回照射される５１の部分を含めて５０の部分には少
なくとも１回は光が照射され、６１を含めて６０の部分
には全く照射されないことになる。これを現像すると５
１を含めて５０の部分にフォトレジストが残ることにな
り、最終的には同じ部分に配線の金属膜が残ることにな
る。 第３図は、ウェハ全体の中での第１図および第２図の部
分の位置付けを示したものである。 １００が半導体ウェハ、１１はある１つのチップの光の
照射範囲、１２〜１５はそれぞれその隣のチップの照射
範囲、１６は他のチップの照射範囲である。５０は最終
的に配線の金属膜が残る部分である。、この図に示すよ
うに、互いに隣合うチップの照射範囲が少しずつ重なる
ようにしなからウェハ全面に渡って敷き詰めると、チッ
プの境界を超えて自由に配線を敷設することが可能とな
る。 なお、第３図から明らかなように、各チップの四隅付近
においては４つの照射範囲が重なる部分が在るが、この
部分についても、４回の光照射においていずれも影にな
るようにするか１回以上光が当たるようにするかによっ
て、配線の金属膜を残すか否かを選択できる。また、第
１図や第２図において照射範囲の重なり部分２０におけ
る配線幅を太くしであるのは、左右の照射範囲の位置ず
れによるＷＩｒ線を防ぐためである。チップ内における
配線幅は光の波長の数倍程度まで細くすることが可能で
あるが２重なり部分２０における配線幅は。 これより機械的な位置合わせ精度の分だけ太くする必要
がある。具体的には、この機械的な位置合わせ精度は、
隣合うチップの合わせマークの相対的な位置ずれと、位
置合わせを行なう装Ｗ（通常はステッパと呼ばれる）の
能力によって決まる。 一番最初の工程で形成する合わせマークは全面−括照射
によって露光した時の光の収差等によって生じるずれ（
１μｍ以下）しか無いが、チップ間を配線する時に使う
合わせマークは最初の合わせマークを基に他の層の合わ
せマークを形成するという工程を何回か経た後のもので
あり、例えばチップ間配線を第３層目の配線層で行なう
場合、６回前後繰り返されるのが通常である。 １回繰り返す毎に、ステップの能力程度のずれが隣合う
チップの両側で発生することになる。また、ステップの
能力については、最近は０．１μｍ前後のものまである
。従って、上記の場合の機械的な位置合わせ精度は約２
〜３μ工程度ということになる。 最初の合わせマークのずれ（１μｍ以下）＋ステッパの
精度（０，１μｍ）Ｘ６Ｘ２＋ステツパの精度（０，１
μｍ）Ｘ２＝２〜３μｍ（２，４μｍ）チップ間を配線
する時に使う合わせマークのずれ＝最初の合わせマーク
のずれ＋ステッパの精度従って、線幅約１μｍの配線を
設ける場合、照射範囲の重なり部分では３〜４μｍ以上
の１！幅が必要である。また、配線の間隔チップ内は１
〜２μｍについても同様の考え方で広くする必要がある
。（３〜５μｍ以上になる。） また、同じ考え方で、照射範囲の重なり部分の幅は２〜
３μｍ以上必要で、重なり部分から２〜３μｍ以内の部
分においては上記の太い線幅、広い間隔が必要である。 なお、現在の半導体プロセスにおける光照射は。 フォトレジストに紫外線を照射するのが主流であるが、
将来例えばｘｇレジストにＸ線を照射するようなプロセ
スが使われる可能性もある。その場合も、チップ毎の照
射範囲を互いに少しずつ重ねることによって本発明を適
用できるのはいうまでもない。 次に２本発明の他の実施例を第４図および第５図を使っ
て説明する。第４図において、１１はある１つのチップ
の光の照射範囲、１２．１３はそれぞれその隣のチップ
の光の照射範囲、５０は最終的に配線の金属膜が残る部
分である。第４図においては、チップ毎の照射範囲は互
いに重なり合う部分を持たず、従ってこれだけではチッ
プ間は配線できない。しかし、第４図に示す照射範囲の
それぞれに光を照射した後フォトレジストを現像する前
に、ウェハ全面に渡って同時に第５図に示すような照射
範囲に光を照射すれば、チップ間を配線することができ
る。第５図における３ｏは。 第４図におけるチップ毎の照射範囲１１〜１３等を−回
り小さくした領域であり、配線の形状によらず常に影と
する部分である。４ｏは３０を除く他の部分であるが、
この部分は所望の配線形状を得るために選択的に光を照
射しまたは影となるようにする範囲である。そして、４
０の部分はチップとチップの境界を含み、また、チップ
毎の照射範囲１１〜１３の周辺部分と重なりを持つ。こ
の重なりがあるため、第１図〜第３図の場合と同様にウ
ェハ全面に渡って自由に配線を敷設することが可能とな
る。この実施例では、チップ毎に切断して使用する通常
の半導体集積回路のプロセスと比較して、ウェハ全面に
渡って同時に光を照射する工程のみ１工程増えるが、配
線の暦数は増えないので２通常の半導体集積回路とほぼ
同じプロセスが使用できる。また、この実施例では第４
図に示すチップ毎の光照射を先に行った後に第５図に示
すウェハ全面同時の光照射を行う場合について述べたが
、第４図の照射と第５図の照射の順序は逆にしても同じ
効果が得られる。 なお、これらの方法によって配線すると、チップ間の配
線がチップ内の配線と同じ配線層を使って行われるため
、チップを選別して良品だけを接続することはできない
。しかし２例えばバス構成にできる回路であれば、不良
部分が接続されていてもこれを避けて使用することがで
きる。第６図に、バス構成にした場合の一実施例を示す
。第６図において、１００はウェハスケール集積回路。 １〜７はそれぞれがチップであり、１５０，１５１はチ
ップ間を超えて配線されたバスである。 １５５は、このウェハスケール集積回路に対する信号の
入出力点であり２例えばここにワイヤボンディング用の
パッドを設ける６また。１０１もチップであるが、後述
するようにこのチップは使用しない。第６図において２
例えばチップ１からの信号の出力は、横方向のバス１５
０を介してこの行の中央列のチップ７へ伝達し、チップ
７の中でこの信号を選択し、縦方向のバス１５１を介し
て入出力点１５５へ伝達する。逆にチップ１への信号の
入力は、入出力点１５５から入力した信号を縦方向のバ
ス１５１を介してチン・プ７へ伝達し。 このチップから横方向のバス１５０を介してチップ１ま
で伝達する。このようにすれば２例えばチップ４やチッ
プ５に不良があってもチップ１と外部との間の信号の伝
達は可能である。特にニューラルネットワークや記憶装
置等はバス構成にするのが容易であり、このような方法
によって不良部分を避けて使用することができる。従っ
て、あらかじめ予備の回路を設けておいて不良があった
場合に切り替えて使用することにより、ウェハスケール
集積回路としての歩留まりを向上させることができる。 なお、第６図から明らかなように、入出力点１５５や縦
方向のバス１５１等に不良があるとウェハ全体が使えな
くなるが、これらの部分の面積はウェハ全体の面積に比
べて小さいため。 ここに不良が発生する確率は全体のどこかに不良が発生
する確率より小さい。ただし、ウェハの周辺部分は不良
が発生する確率が高いので、第６図に示すように入出力
点１５５は最も外側のチップを避けて設けるのが望まし
い。また、入出力点１５５やバス１５０．バス１５１．
これらのバスを暉動する回路等は、不良が発生したとき
に影響の及ぶ範囲が大きいので２例えば多数決回路等を
使用して多重化しておくのが望ましい。 第６図のように直径が数インチに及ぶ半導体基板全面に
わたって集積回路を形成しようとした場合、基板に塗布
したフォトレジストを露光してパターンを形成する工程
において１度に全面を露光しようとすると解像度が悪く
なるため、例えばチップ１を１回の露光単位として何回
かに分けて露光することになる。その場合、各チップ１
のパターンが少しずつでも異なると全てのパターンに対
してそれぞれマスクを用意することが必要となり、マス
クの種類が膨大になって不経済である。一方、各チップ
にはそれぞれに個別に定められたアドレスがある場合、
これを識別する機能が必要である。 すなわち、各チップ１の中身を全く変えずに個別のアド
レスを識別できるようにする必要がある。 これを実現する配線パターンの１実施例を第７図に示す
。 第７図は、第６図の中のチップ（ここでは１チツプをニ
ューロン群７１５０として規定している）１行分の内の
更に右半分について示したものである。第７図において
、７１５ｏはニューロン群である。この中で７１００は
ニューロン、７３１１〜７３１５は第２階層のバス、７
１５６はトライステートバッファ、７１５８はバッファ
である。 こ九らの接続関係については、本願の発明者らは先に特
願平１−５６４５８号の中で詳細に開示した。７３５０
は第３階層のバス７３２１〜７３２５と第２階層のバス
７３１１〜７３１５を接続する部分であり、７１６６は
トライステートバッファ、７１６８はバッファである。 そして、デコーダが第３階層と第２階層のバスの接続部
７３５ｏの中に搭載されている。このデコーダの出力は
４ビツトのバス７３１６を介して各二ニーロン群７１５
０に送られるが、このバスは図に示すようにニューロン
群７１５ｏを１個通る毎に１ビツトずつシフトするよう
に形成する。そしてこのデコーダ７１５７は、アドレス
信号が指すニューロン７１００を含むニューロン群７１
５０に対応する出力のみをハイレベルにする。すると、
各ニューロン群７１５０は全く同一形状であるにもかか
わらず、目的とするニューロン群１個だけを選択するこ
とができる。また、各ニューロン７１００は、アドレス
信号の下２ビットとデコーダ７１５７から送られてきた
信号によって、自分が選択されたか否かを判断すること
ができる。更に、接続部７３５０についても、同様の手
法を用いて目的とする１行だけを選択することができる
。 この場合、アドレス信号の上位のビットをデコードした
結果を制御装置から９ビツトのバス７３２６を介して各
接続部７３５０に送る。９ビツトのバス７３２６は１行
毎に１ビツトずつシフトするように形成しであるため、
各接続部７３５０は全く同一の形状であるにもががわら
ず、目的とする１行だけを選択することができ。以上に
より、第６図の集積回路を作成するのに必要なフォトマ
スクの種類を著しく抑えることができる。 そして、これらのマスクを端部が重なるように少しづつ
ずらして露光することにより、効率的に大面積の集積回
路を製造できる。このとき、マスク内の配線パターンを
、マスクの端部近傍にて幅広とすることで、マスクの位
置ずれによる配線の欠陥を防ぐことが可能となる。 【発明の効果】 以上述へたように９本発明によれば、新たな配線層を設
けずにチップ間を接続しウェハスケール集積回路を製造
することができる。
第１図は本発明の一実施例の主要部を示す平面図、第２
図はその一部分の拡大図、第３図はウェハ全体の中での
第１図の位置付けを示す平面図。 第４図および第５図は本発明の他の実施例の１つを示す
平面図、第６図は２本発明を実施するにあたり歩留まり
を上げる方法の一実施例を示す構成図、第７図は本発明
をニューラルネットワークに適用した場合の平面図であ
る。 符号の説明 １〜７はチップ、１１〜１５は各チップの光照射範囲、
２０は光照射範囲の重なる部分、５０゜５１は最終的に
配線の金属膜を残す部分、１００は半導体ウェハまたは
その上に作成したウェハスケール集積回路、１５０，１
５１はバスの配線。 １５５は信号の入出力点である。 第 図 第 図
図はその一部分の拡大図、第３図はウェハ全体の中での
第１図の位置付けを示す平面図。 第４図および第５図は本発明の他の実施例の１つを示す
平面図、第６図は２本発明を実施するにあたり歩留まり
を上げる方法の一実施例を示す構成図、第７図は本発明
をニューラルネットワークに適用した場合の平面図であ
る。 符号の説明 １〜７はチップ、１１〜１５は各チップの光照射範囲、
２０は光照射範囲の重なる部分、５０゜５１は最終的に
配線の金属膜を残す部分、１００は半導体ウェハまたは
その上に作成したウェハスケール集積回路、１５０，１
５１はバスの配線。 １５５は信号の入出力点である。 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、１枚のウェハ上に有る複数の半導体チップをウェハ
上で配線接続して１個の素子とした大面積集積回路であ
って、チップ間を配線接続するための配線層とチップ内
を配線するための配線層が共通であることを特徴とする
大面積集積回路。 ２、前記チップ間の配線パターンの幅はチップ内の配線
パターンの幅よりも広いことを特徴とする請求項１記載
の大面積集積回路。 ３、１枚のウェハ上に有る複数の半導体チップをウェハ
上で配線接続して１個の素子とした大面積集積回路にお
いて、配線パターンが描かれたマスクを通した光等を半
導体基板上に塗布されたフォトレジスト等に照射する工
程を経て配線が形成され、上記光等の照射はチップ毎に
行なわれ、上記チップ毎の照射範囲のうち隣合うチップ
の照射範囲には互いに重なり合う部分を有し、上記重な
り合う部分の少なくとも１つの中には上記隣合うチップ
のいずれの照射時にもマスクの影となる第１の部分を有
し、上記重なり合う部分の少なくとも１つの中には上記
隣合うチップのいずれの照射時にもマスクを通した光が
照射される第２の部分を有し、上記隣合うチップのそれ
ぞれの中の配線が上記第１または第２のいずれかの部分
を介して接続されていることを特徴とする大面積集積回
路。 ４、１枚のウェハ上に有る複数の半導体チップをウェハ
上で配線接続して１個の素子とした大面積集積回路にお
いて、配線パターンが描かれたマスクを通した光等を半
導体基板上に塗布されたフォトレジスト等に照射する工
程を経て配線が形成され、上記光等の照射はウェハ全面
に渡って同時に照射するものとチップ毎に照射するもの
との両方を含み、同一のフォトレジスト等の層に対して
上記両方の照射が行われることを特徴とする大面積集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175212A JPH0464230A (ja) | 1990-07-04 | 1990-07-04 | 大面積集積回路 |
| KR1019910011241A KR920003493A (ko) | 1990-07-04 | 1991-07-03 | 다수의 반도체 칩으로 구성되는 반도체집적회로장치 및 그 반도체 칩 사이의 배선의 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175212A JPH0464230A (ja) | 1990-07-04 | 1990-07-04 | 大面積集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0464230A true JPH0464230A (ja) | 1992-02-28 |
Family
ID=15992258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2175212A Pending JPH0464230A (ja) | 1990-07-04 | 1990-07-04 | 大面積集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0464230A (ja) |
| KR (1) | KR920003493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008073467A (ja) * | 2006-09-25 | 2008-04-03 | Itoki Corp | サイドパネル付き机 |
-
1990
- 1990-07-04 JP JP2175212A patent/JPH0464230A/ja active Pending
-
1991
- 1991-07-03 KR KR1019910011241A patent/KR920003493A/ko not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008073467A (ja) * | 2006-09-25 | 2008-04-03 | Itoki Corp | サイドパネル付き机 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920003493A (ko) | 1992-02-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR19980018900A (ko) | 반도체장치의 제조방법 및 노광용 마스크(method of manufacturing the semiconductor device and mask for use in exposing) | |
| JP2000077319A (ja) | デバイスおよびその構造部分の配置方法 | |
| US5840627A (en) | Method of customizing integrated circuits using standard masks and targeting energy beams for single resist development | |
| JPH05136020A (ja) | 半導体装置の露光方法 | |
| US4603473A (en) | Method of fabricating integrated semiconductor circuit | |
| KR20010004612A (ko) | 포토 마스크 및 이를 이용한 반도체 소자의 미세패턴 형성방법 | |
| JPH0464230A (ja) | 大面積集積回路 | |
| JP3313628B2 (ja) | 半導体装置の製造方法 | |
| US8685630B2 (en) | Methods of forming a pattern in a material and methods of forming openings in a material to be patterned | |
| KR101616744B1 (ko) | 포토 마스크, 기판의 노광 방법, 패턴의 형성방법 및 반도체 소자의 제조방법 | |
| JP2002025888A (ja) | アライメントマークおよびその形成方法、並びに半導体装置の製造方法 | |
| US6893806B2 (en) | Multiple purpose reticle layout for selective printing of test circuits | |
| US12061420B2 (en) | 3-side buttable stitched image sensor | |
| JPH05102322A (ja) | 半導体装置の製造方法 | |
| US20070069387A1 (en) | Semiconductor device and method of forming the same | |
| JPS6233580B2 (ja) | ||
| JP2887972B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH09115824A (ja) | 全配線パタ−ンの形成方法 | |
| JPS6079746A (ja) | 半導体装置及びその機能変更方法 | |
| KR960003003B1 (ko) | 초고집적 반도체장치 | |
| KR0147641B1 (ko) | 래티클 및 그를 이용한 얼라인 키 패턴 형성방법 | |
| KR100269632B1 (ko) | 다층배선의형성방법 | |
| US7687324B2 (en) | Semiconductor device and method of fabricating the same | |
| KR100567061B1 (ko) | Ｘ/ｙ 방향간 단차 최소화용 멀티 버어니어의 제조방법 | |
| JPH1079331A (ja) | 露光方法及びその適用ウエハ |