JPH04646A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアクセス制御装置に間し、特に個別のメ
モリアクセスによるバンクビジー管理を行なうメモリア
クセス制御装置に関する。

〔従来の技術〕

近年、ベクトルデータを効率よく処理するベクトルプロ
セッサが多数のメーカから提供され利用可能になってい
る。これらのベクトルプロセッサでは大量のベクトルデ
ータを高速でメモリにアクセスする必要があり、そのた
めマシンサイクルは次第に速くなる傾向がある。したが
って間断なくデータを供給するためにメモリを多バンク
化することが一般的である。

しかしながらマシンサイクルの高速化と多バンク化によ
り、個別にアクセスしようとするバンクがアクセス可能
状態にあるか否かを調べるバンクビジーチエツクを１マ
シンサイクル内に行なうことが困難になってきている。

このようなマシンサイクルの短縮化を効果的にするため
に、ベクトルデータの各要素間の間隔が一定である場合
にはバンクの使用状態を予測してメモリをアクセスする
間隔を決定する方法が特開昭６０−５７４４７号に提案
されている。

〔発明が解決しようとする課題〕

しかしながら上述のメモリアクセス方式では、等間隔の
ベクトルの場合には多バンクと高速マシンサイクルの効
果が得られるが、ベクトルデータの各要素がそれぞれの
要素のアドレスを示す間接ベクトルのように各要素のア
ドレスが不規則な場合には、バンクビジーチエツクのサ
イクルが非存化し、そのメモリアクセススループットが
低下し、マシンサイクルの高速化の効率が全く得られな
いという欠点がある。

〔課題を解決するための手段〕

本発明のメモリアクセス制御装置は、複数のバンクを有
する記憶装置へのアクセスを制御するメモリアクセス制
御装置において、アクセスしようとするアドレスのバン
クが使用状態にあるか否かを検査し前記バンクが使用状
態で無い時に前記記憶装置へのアクセス要求を送出する
バンク使用状態検査手段と、前記バンク使用状態検査手
段に対し検査要求を生成するアクセス制御手段とを具備
する。

また、本発明のメモリアクセス制御装置において、前記
アクセス制御手段は前記記憶装置へのアクセス要求を複
数個蓄えるバッファ手段と、先行するアクセス要求のバ
ンク使用状態検査の結果が前記バンク使用状態検査手段
から戻る前に前記バッファ手段から読み出したアクセス
要求に対する検査要求を前記バンク使用状態検査手段に
送出する手段とを含む。

また、本発明のメモリアクセス制御装置において、前記
アクセス制御手段はアクセス要求に対するバンク使用状
態検査の結果が使用状態にあるとき前記アクセス要求以
降のバンク使用状態検査要求を再度送出する手段を含む
。

また、本発明のメモリアクセス制御装置において、前記
バンク使用状態検査手段は先行するアクセス要求に対す
るバンク使用状態検査の結果が使用状態にあるとき後続
のバンク使用状態検査を抑止する手段を含む。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。同
図においてＣＰＵ１は間接ベクトルアクセス要求を結線
１０１を介してアクセス制御部２、および間接ベクトル
のアドレスを結線１０２を介してアドレスバッファ３に
それぞれ供給する。

アクセス制御部２はＣＰＵ１から結線１０１を介して供
給されるアクセス情報を基にしてアドレスバッファ３の
書込み制御および読出し制御を行なう６すなわち、結線
１０３を介してアドレスバッファ３の書込みアドレスカ
ウンタ５の歩進およびアドレスバッファ３の書込みを、
結線１０５を介してアドレスバッファ３の読出しアドレ
スカウンタ４の歩進ｔたは戻しの指示をそれぞれ行なう
。また、アクセス制御部２は間接ベクトルアクセスの終
了を検出し、結線１０６を介してＣＰＵ１に通知する。

さらに結線１０７を介してバンクビジー制御部６にバン
クビジーチエツク指示を送出する。

アドレスバッファ３はＣＰＵＩから結線１０２を介して
送られてくる間接ベクトルのアドレスを保持する。すな
わち、アクセス制御部２から結線１０３を介して書込み
指示が、書込みアドレスカウンタ５から結線１０８を介
して書込みアドレスが、読出しアドレスカウンタ４から
結線１０９を介して読出しアドレスがそれぞれ供給され
、読出されたアドレスデータは結線１１０を介してバン
クビジー制御部６に送出される。

読出しアドレスカウンタ（以後ＲＣＴＲと呼ぶ）４はア
ドレスバッファ３の読出しエントリを指示するカウンタ
であり、アクセス制御部２から結線１０５を介して与え
られる指示により１の加減を行なう。書込みアドレスカ
ウンタ（以後ＷＣＴＲと呼ぶ）５はアドレスバッファ３
の書込みエントリを指示するカウンタであり、アクセス
制御部２から結線１０３を介して歩進を指示する。

バンクビジー制御部６は結線１１０により供給されるア
ドレスデータのバンクビジーをチエツクする。すなわち
、バンクビジーチエツク指示をアクセス制御部２から結
線１０７を介して受取り、チエツク結果を結線１１１を
介してアクセス制御部２に送り、結！１１１２を介して
メモリ７にアクセスする。

第２図はアクセス制御部２を詳細に示したブロック図で
ある。ＣＰＵＩからはリクエスト信号１０１ａと要素数
１０１ｂが送られ、リクエスト信号１０１ａは書込みフ
ラグ１１のセットおよび書込み要素数カウンタ１３のク
リアを行ない、要素数１０１ｂはレジスタ１２にとり込
まれる。

アドレスデータはＣＰＵＩからアドレスバッファ２に連
続的に供給されるので、書込みフラグ１１は結線１０３
を介してアドレスバッファ３の書込み指示およびＷＣＴ
Ｒ５の歩進指示も行ない、さらに書込み要素数カウンタ
１３の歩進も行なう。書込み要素数カウンタ１３は書込
みフラグ１１が１′である間歩進を続け、レジスタ１２
に保持されている要素数より１小さい値になると比較回
路１５がこれを検出し、書込みフラグ１１をリセットす
る。また、書込みフラグ１１が１′になると次のタイミ
ングで読出しフラグ１４を“１°にセットする。

読出しフラグ１４が１′になっていると、全要素が読出
されていないという条件で、ＡＮＤゲート１６を経てバ
ンクチエツク要求１０７をバンクビジー制御部６へ送出
する。また、バンクビジー制御部６から送られてくるバ
ンクビジー信号１１１により、１′でバンクとジーだっ
た場合はＡＮＤゲート１７を経てＲＣＴＲ減算指示１０
５ｂを　また０′でバンクビジーでない場合はＡＮＤゲ
ート１８を経てＲＣＴＲ加算指示１０５ｂをそれぞれＲ
ＣＴＲ４に送出する。

読出しの終了の検出は結線１０９を介して供給されるＲ
ＣＴＲ４の値とレジスタ１２に保持されている要素数を
比較回路２０で比較することにより行ない、ＲＣＴＲ４
がレジスタ１２より“１小さければ終了予測フラグ２１
を１′にする。

終了予測フラグ２１は比較回路２０の出力を１サイクル
保持するフリップフロップであり、′Ｏ′の時にＡＮＤ
ゲート１６を有効にしてバンクチエツク要求を可能とし
、１′の時にＡＮＤゲート２３でバングビジーでない時
にアクセスの終了を検出して読出しフラグ１４をリセッ
トし、さらに結線１０６を介してＣＰＵ１にアクセスの
終了を報告する。

第３図は第１図におけるバンクビジー制御部６を詳細に
示したブロック図である。レジスタ５０〜５８はアドレ
スバッファ３から送られてきたアドレスを格納する縦続
接続されたレジスタ群であり、その内容はサイクルごと
に接続先のレジスタに転送される。レジスタ５１〜５８
の有効性はフラグ８０〜８８で示され、それぞれが１′
の場合は対応するレジスタ５０〜５８に保持されている
アドレスを含むバンクはビジー状態にある。ここで、８
０はバンクとジ−チエツク要求信号を受けただけのフリ
ップフロップであり、８１〜８８はメモリアクセス信号
を受けて時間的にシフトしていくフリップフロップ群で
ある。

比較回路６０〜６８はレジスタ群５０〜５８のバンクア
ドレスと結線１１０により送られてくるバンクチエツク
要求に対応したアドレスのバンクを比較する。すなわち
、フラグ８０〜８８か１′の時にそれぞれが一致してい
ると１′を出力し、その出力はＯＲゲート７０て論理和
かとられ、どれか１つで一致すればそのバンクビジーチ
エツク要求ではバンクビジーとみなし、ＡＮＤゲート７
４を経てバンクビジーフラグ７５を１′にする。またバ
ンクビジー状態になければＮＯＴＯＲゲート７０びＡＮ
Ｄゲート７２を経て、バンクビジーチエツク要求があれ
ばメモリアクセスフラグ７３を１°にする。そしてメモ
リ７にアドレス１１２ｂとリクエスト信号１］２ａを送
出する６ 第４図は上記のメモリアクセス制御装置の動作を示すタ
イムチャートである。同図において時刻ＴＯでＣＰＵＩ
から間接ベクトルのアクセス要求が結線１０１を介して
送られてくると、アクセス制御部２の書込みフラグ１１
が１゛にセットされ、要素数レジスタ１２に要素数（同
図の場合は４）が取込まれる。この書込みフラグ１１が
１゛になっていることにより、アクセス要求の次のタイ
ミングＴ１からＴ４の間に結線１０２から送られてくる
間接ベクトルのアドレスがアドレスバッファ２にＷＣＴ
Ｒ５て示されるエントリに格納される。

ＷＣＴＲ５は書込みフラグ１１が１゛になっている間歩
進し続け、アクセス制御部２内にある書込み要素数カウ
ンタ１３の値が時刻Ｔ４で３′になり書込みフラグ１１
が時刻Ｔ５でＯ°にリセットされるとＷＣＴＲ５は値゛
４′の状態で歩進を停止し、次のアクセス時の書込み開
始アドレスとなる。また書込みフラグ１］が“１′にセ
ットされると読出しフラグ１４も１′にセットされ、バ
ングビジーチエツク要求１０７がバンクビジー制御部６
に°１′として送られる。

時刻Ｔ２〜Ｔ４でアドレスバッファ２から読出されたア
ドレスが第３図のレジスタ群５１〜５８に登録されてい
なければ、時刻Ｔ３〜Ｔ５でメモリアクセスフラグ７３
を“１”にし、バンクビジーフラグ７５はＯ°であれば
ＲＣＴＲ加算指示１０５ｂによってＲＣＴＲ４が１ずつ
加えられ、時刻Ｔ６では４゛になる。ここで最後の要素
のアドレスデータがレジスタ群５１〜５８に登録されて
いると時刻Ｔ６でバンクビジーフラグ７５が１゛になり
、ＲＣＴＲ減算指示１０５ａによってＲＣＴＲ４から１
減じられてＲＣＴＲ４は時刻Ｔ７で３°になり、時刻Ｔ
７で再度バンクビジーチエツク要求１０７がアクセス制
御部２からバンクビジー制御部６へ送られる。

読み出しの終了はＲＣＴＲ４がレジスタ１２に格納され
ている値より１゛小さい値であることを比較回路２０で
検出し、フリップフロップ２１を１゛にする。フリップ
フロップ２１は時刻Ｔ６およびＴ８で“１′になり、１
°になるとバンクビジーチエツク要求１０７を抑止する
。ｔたバンクビジー信号１１１が１′にならなければ最
後の要素がバンクビジーにならなかったことを示し、結
線１０６を介してＣＰＵＩにアクセスの終了を通知する
。さらに時刻Ｔ９で読出しフラグ１４をリセットするこ
とにより一連のアクセスを終了する。

上記のように、本実施例は間接ベクトルについて述べた
が、一般のスカラアクセスによるバンクビジーチエツク
においても同様にしてバンクビジーの制御を行なうこと
ができる。

〔発明の効果〕

以上説明したように本発明は、先行要素のバンクビジー
チエツクの結果をみることなく続く要素のバンクビジー
チエツクを開始することにより、高速マシンサイクルの
効果を生かし間接ベクトルアクセスのスループットを高
めることができる。

なお、一般のスカラアクセスにおいても同様の効果が得
られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
アクセス制御部を詳細に示すブロック図、第３図はバン
クビジー制御部を詳細に示すブロック図、第４図は動作
例を示すタイムチャートである。 １・・・ＣＰＵ、２・・・アクセス制御部、３・・・ア
ドレスバッファ、４・・・読出しアドレスカウンタ、５
・・書込みアドレスカウンタ、６・・・バンクビジー制
御部、７・・・メモリ。

Claims (1)

1. 【特許請求の範囲】 １、複数のバンクを有する記憶装置へのアクセスを制御
   するメモリアクセス制御装置において、アクセスしよう
   とするアドレスのバンクが使用状態にあるか否かを検査
   し前記バンクが使用状態で無い時に前記記憶装置へのア
   クセス要求を送出するバンク使用状態検査手段と、前記
   バンク使用状態検査手段に対し検査要求を生成するアク
   セス制御手段とを具備することを特徴とするメモリアク
   セス制御装置。 ２、請求項１記載のメモリアクセス制御装置において、
   前記アクセス制御手段は前記記憶装置へのアクセス要求
   を複数個蓄えるバッファ手段と、先行するアクセス要求
   のバンク使用状態検査の結果が前記バンク使用状態検査
   手段から戻る前に前記バッファ手段から読み出したアク
   セス要求に対する検査要求を前記バンク使用状態検査手
   段に送出する手段とを含むことを特徴とするメモリアク
   セス制御装置。 ３、請求項１または２記載のメモリアクセス制御装置に
   おいて、前記アクセス制御手段はアクセス要求に対する
   バンク使用状態検査の結果が使用状態にあるとき前記ア
   クセス要求以降のバンク使用状態検査要求を再度送出す
   る手段を含むことを特徴とするメモリアクセス制御装置
   。 ４、請求項１または２または３記載のメモリアクセス制
   御装置において、前記バンク使用状態検査手段は先行す
   るアクセス要求に対するバンク使用状態検査の結果が使
   用状態にあるとき後続のバンク使用状態検査を抑止する
   手段を含むことを特徴とするメモリアクセス制御装置。