JPH0464989A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0464989A JPH0464989A JP2175939A JP17593990A JPH0464989A JP H0464989 A JPH0464989 A JP H0464989A JP 2175939 A JP2175939 A JP 2175939A JP 17593990 A JP17593990 A JP 17593990A JP H0464989 A JPH0464989 A JP H0464989A
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- power supply
- current mirror
- mirror circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置のデータバスに読み出された信号を増幅
するカレントミラー回路に関し、電源電圧の変動による
動作速度の低下を防止することを目的とし、 カレントミラー回路を構成するＰｃｈＭＯＳトランジス
タのゲート電位を電源電圧より該ＰｃｈＭＯＳトランジ
スタのしきい値電圧以上低い電位に常時維持するゲート
電位維持回路を該カレントミラー回路に接続して構成す
る。
するカレントミラー回路に関し、電源電圧の変動による
動作速度の低下を防止することを目的とし、 カレントミラー回路を構成するＰｃｈＭＯＳトランジス
タのゲート電位を電源電圧より該ＰｃｈＭＯＳトランジ
スタのしきい値電圧以上低い電位に常時維持するゲート
電位維持回路を該カレントミラー回路に接続して構成す
る。
この発明は半導体記憶装置のデータバスに読み出された
信号を増幅するカレントミラー回路に関するものである
。
信号を増幅するカレントミラー回路に関するものである
。
近年の半導体記憶装置では高速化を図るためにデータバ
スに読み出されたデータがカレントミラー回路で構成さ
れる増幅器で増幅されて後段に出力される。
スに読み出されたデータがカレントミラー回路で構成さ
れる増幅器で増幅されて後段に出力される。
従来のＤＲＡＭでは例えば第７図に示すように記憶セル
ｌａ、ｌｂに格納されている相補信号データはワード線
ＷＬＩ、ＷＬ２及びコラム選択信号ΦＡがＨレベルとな
るとセンスアンプＳＡ及びビット線ＢＬ、ＢＬを介して
データバスＤＢ、ＤＢに読み出され、そのデータがカレ
ントミラー回路２に入力信号ＩＮ、ＩＮとして入力され
る。カレントミラー回路２は活性化信号ΦＢが入力され
ている状態においては入力信号ＩＮ、ＩＮを増幅して出
力信号ＯＵＴ、ＯＵＴを出力する。
ｌａ、ｌｂに格納されている相補信号データはワード線
ＷＬＩ、ＷＬ２及びコラム選択信号ΦＡがＨレベルとな
るとセンスアンプＳＡ及びビット線ＢＬ、ＢＬを介して
データバスＤＢ、ＤＢに読み出され、そのデータがカレ
ントミラー回路２に入力信号ＩＮ、ＩＮとして入力され
る。カレントミラー回路２は活性化信号ΦＢが入力され
ている状態においては入力信号ＩＮ、ＩＮを増幅して出
力信号ＯＵＴ、ＯＵＴを出力する。
近年の半導体記憶装置の高集積化にともなってその電源
に対する負荷が増大し、動作中に電源電圧が変動するこ
とがある。このような電源変動が生ずると、前記カレン
トミラー回路２では活性化信号ΦＢが入力されていない
状態で電源電圧■ｃｃか一時的に低下しても同型１Ｖｃ
ｃにそのソースが接続されたＰｃｈＭＯ８ｈランジスタ
Ｔ ｒ１、 Ｔ ｒ２のゲート電位は出力端子ＯＵＴ
に蓄積されている電荷により電源Ｖｃｃには追従しない
。
に対する負荷が増大し、動作中に電源電圧が変動するこ
とがある。このような電源変動が生ずると、前記カレン
トミラー回路２では活性化信号ΦＢが入力されていない
状態で電源電圧■ｃｃか一時的に低下しても同型１Ｖｃ
ｃにそのソースが接続されたＰｃｈＭＯ８ｈランジスタ
Ｔ ｒ１、 Ｔ ｒ２のゲート電位は出力端子ＯＵＴ
に蓄積されている電荷により電源Ｖｃｃには追従しない
。
従って、電源電圧ＶｃｃがトランジスタＴｒ１、 Ｔｒ
２のゲート電位より低下している状態で活性化信号ΦＢ
が入力されても活性化トランジスタＴｒ５及びカレント
ミラー回路２のＮｃｈＭＯＳトランジスタＴｒ４が動作
して出力端子ＯＵＴに蓄積されている電荷が抜かれ、同
出力端子ＯＵＴの電位すなわちトランジスタＴｒ１、
Ｔｒ２のゲート電位が電源ＶＣＣより同トランジスタＴ
ｒ１、 Ｔ ｒ２のしきい値電圧以上低下した後（
、レアトヨウー回路、が正常な増幅動作を開始する。こ
の結果、カレントミラー回路２の動作速度が低下すると
いう問題点があった。
２のゲート電位より低下している状態で活性化信号ΦＢ
が入力されても活性化トランジスタＴｒ５及びカレント
ミラー回路２のＮｃｈＭＯＳトランジスタＴｒ４が動作
して出力端子ＯＵＴに蓄積されている電荷が抜かれ、同
出力端子ＯＵＴの電位すなわちトランジスタＴｒ１、
Ｔｒ２のゲート電位が電源ＶＣＣより同トランジスタＴ
ｒ１、 Ｔ ｒ２のしきい値電圧以上低下した後（
、レアトヨウー回路、が正常な増幅動作を開始する。こ
の結果、カレントミラー回路２の動作速度が低下すると
いう問題点があった。
この発明の目的は、電源電圧の変動によっても動作速度
が低下することのないカレントミラー回路を提供するに
ある。
が低下することのないカレントミラー回路を提供するに
ある。
第１図は本発明の原理説明図である。すなわち、カレン
トミラー回路２を構成するＰｃｈＭＯＳトランジスタＴ
ｒ１、 Ｔ ｒ２のゲート電位を電源電圧Ｖｃｃより
該ＰｃｈＭＯＳトランジスタＴ ｒ１、 Ｔ ｒ２の
じきい値電圧以上低い電位に常時維持するゲート電位維
持回路３が該カレントミラー回路２に接続されている。
トミラー回路２を構成するＰｃｈＭＯＳトランジスタＴ
ｒ１、 Ｔ ｒ２のゲート電位を電源電圧Ｖｃｃより
該ＰｃｈＭＯＳトランジスタＴ ｒ１、 Ｔ ｒ２の
じきい値電圧以上低い電位に常時維持するゲート電位維
持回路３が該カレントミラー回路２に接続されている。
また、第２図に示すように前記ゲート電位維持回路はオ
ン抵抗の高いトランジスタＴｒ６を常時オンさせて前記
ＰｃｈＭＯＳトランジスタＴ ｒ１、 Ｔ ｒ２のゲー
トに蓄積される電荷を抜くゲート電位維持回路３ａで構
成されている。
ン抵抗の高いトランジスタＴｒ６を常時オンさせて前記
ＰｃｈＭＯＳトランジスタＴ ｒ１、 Ｔ ｒ２のゲー
トに蓄積される電荷を抜くゲート電位維持回路３ａで構
成されている。
また、第４図に示すように前記ゲート電位維持回路はカ
レントミラー回路２を活性化させる活性化信号ΦＢがＬ
レベルであるとき、同カレントミラー回路２の活性化ト
ランジスタＴｒ５を高抵抗状態でオンさせて前記Ｐｃｈ
ＭＯＳトランジスタＴｒｉ。
レントミラー回路２を活性化させる活性化信号ΦＢがＬ
レベルであるとき、同カレントミラー回路２の活性化ト
ランジスタＴｒ５を高抵抗状態でオンさせて前記Ｐｃｈ
ＭＯＳトランジスタＴｒｉ。
Ｔｒ２のゲートに蓄積される電荷を抜くゲート電位維持
回路３ｂで構成されている。
回路３ｂで構成されている。
カレントミラー回路２を構成するＰｃｈＭＯＳトランジ
スタＴ ｒ１、 Ｔ ｒ２のゲート電位はゲート電位維
持回路３で常時電源電圧Ｖｃｃから同トランジスタＴ
ｒ１、 Ｔ ｒ２のしきい値電圧以上低い電位に維持さ
れるので、同カレントミラー回路２は活性化されると直
ちに増幅動作を開始する。
スタＴ ｒ１、 Ｔ ｒ２のゲート電位はゲート電位維
持回路３で常時電源電圧Ｖｃｃから同トランジスタＴ
ｒ１、 Ｔ ｒ２のしきい値電圧以上低い電位に維持さ
れるので、同カレントミラー回路２は活性化されると直
ちに増幅動作を開始する。
以下、この発明を具体化した第一の実施例を第２図及び
第３図に従って説明する。
第３図に従って説明する。
第２図において、カレントミラー回路２を構成するＰ
ｃｈＭ ＯＳ ｈランジスタＴ ｒ１、 Ｔ ｒ２と
ＮｃｈＭＯＳトランジスタ′ｌ”ｒ３． Ｔｒ４及び
活性化信号が入力される活性化トランジスタＴｒ５は前
記従来例と同一構成である。
ｃｈＭ ＯＳ ｈランジスタＴ ｒ１、 Ｔ ｒ２と
ＮｃｈＭＯＳトランジスタ′ｌ”ｒ３． Ｔｒ４及び
活性化信号が入力される活性化トランジスタＴｒ５は前
記従来例と同一構成である。
トランジスタＴ ｒ３． Ｔ ｒ４のソースにはゲー
ト電位維持回路３ａとしてロンクチャネル型Ｎｃｈｈラ
ンジスタＴｒ６の１’レインか接続され、同トランジス
タ］゛ｒ６のゲートは電源Ｖｃｃに接続されるとともに
ソースはグランドＧに接続されている。従って、このト
ランジスタＴｒ６は常時オン状態となり、その特性によ
り常時僅かな電流を流し得ることによりトランジスタＴ
ｒ３． Ｔ ｒ４のソースが高抵抗でグランｌ−Ｇ
に接続された状態となる。
ト電位維持回路３ａとしてロンクチャネル型Ｎｃｈｈラ
ンジスタＴｒ６の１’レインか接続され、同トランジス
タ］゛ｒ６のゲートは電源Ｖｃｃに接続されるとともに
ソースはグランドＧに接続されている。従って、このト
ランジスタＴｒ６は常時オン状態となり、その特性によ
り常時僅かな電流を流し得ることによりトランジスタＴ
ｒ３． Ｔ ｒ４のソースが高抵抗でグランｌ−Ｇ
に接続された状態となる。
このようなカレントミラー回路２の動作を第３図に従っ
て説明すると、活性化信号ΦＢがＬレベルである状態で
もトランジスタＴｒ６はオン状態にあるのでトランジス
タＴｒｉ〜Ｔｒ４には常時僅かな電流が流れ、電源電圧
Ｖｃｃが低下すると端子Ａに蓄積されている電荷力用・
ランジスタＴ ｒ４． Ｔ ｒ６を介してグランドＧに
抜かれるので、端子Ａの電位すなわち出力信号ＯＵＴは
電源電圧Ｖｃｃにともなって低下する。従って、電源Ｖ
ｃｃと出力信号ＯＵＴとの間には常にトランジスタＴ
ｒ１、 Ｔ ｒ２のしきい値電圧以−ヒの電位差が確保
される。
て説明すると、活性化信号ΦＢがＬレベルである状態で
もトランジスタＴｒ６はオン状態にあるのでトランジス
タＴｒｉ〜Ｔｒ４には常時僅かな電流が流れ、電源電圧
Ｖｃｃが低下すると端子Ａに蓄積されている電荷力用・
ランジスタＴ ｒ４． Ｔ ｒ６を介してグランドＧに
抜かれるので、端子Ａの電位すなわち出力信号ＯＵＴは
電源電圧Ｖｃｃにともなって低下する。従って、電源Ｖ
ｃｃと出力信号ＯＵＴとの間には常にトランジスタＴ
ｒ１、 Ｔ ｒ２のしきい値電圧以−ヒの電位差が確保
される。
この状態で活性化トランジスタＴｒ５に活性化信号ΦＢ
が入力されると、入力信号ＩＮ、ＩＮに基づいて各トラ
ンジスタＴｒｌ〜Ｔｒ４が直ちに増幅動作を開始して出
力信号ＯＵＴ、ＯＵＴを出ノＪする。
が入力されると、入力信号ＩＮ、ＩＮに基づいて各トラ
ンジスタＴｒｌ〜Ｔｒ４が直ちに増幅動作を開始して出
力信号ＯＵＴ、ＯＵＴを出ノＪする。
従って、このカレントミラー回路２は電源電圧Ｖｃｃが
変動しても活性化信号ΦＢに基づいて直ちに増幅動作か
開始されるため、動作速度が低下することはない。
変動しても活性化信号ΦＢに基づいて直ちに増幅動作か
開始されるため、動作速度が低下することはない。
次に、この発明を具体化した第二の実施例を第４図及び
第５図に従って説明する。
第５図に従って説明する。
第４図に示すように、この実施例のカレントミラー回路
２は活性化トランジスタＴｒ５のゲートにトランジスタ
Ｔ ｒ１、 Ｔ ｒ２のゲート電位維持回路３１〕が接
続されている。すなわち、そのゲート電位維持回路３は
ＰｃｈＭＯ３ｈランシスタＴｒ７と二つのＮｃｈＭＯＳ
トランジスタＴ ｒ８． Ｔ ｒ９とが電源ＶＣＣとグ
ランドＧとの間で直列に接続され、トランジスタＴｒ７
のトレインに多数のカレントミラー回路２の活性化トラ
ンジスタＴｒ５のゲートか並列に接続されるとともに、
トランジスタＴ ｒ７． Ｔ ｒ８のゲートには活性化
信号ΦＢが入力され、トランジスタＴｒ９のゲートはそ
のトレインに接続されている。そして、トランジスタＴ
ｒ７． Ｔ ｒ８のゲートにＬレベルの活性化信号Φ
Ｂか入力されると、トランジスタＴｒ７がオンされると
ともにトランジスタＴ ｒ８． Ｔ ｒ９がオフされ
てトランジスタＴｒ５にト（レベルの活性化信号ΦＢが
入力され、この状態からトランジスタＴ ｒ７． Ｔ
ｒ８のゲートにＨレベルの活性化信号ΦＢが入力され
てトランジスタＴｒ７．Ｔｒ８がオンされると、両トラ
ンジスタＴ ｒ７． Ｔ ｒ８のオン抵抗により活性化
トランジスタＴｒ５のゲートにはそのしきい値電圧程度
のゲート電圧が供給されて活性化ｌ・ランジスタＴｒ５
が僅かな電流をグランドＧに流し得るようになっている
。
２は活性化トランジスタＴｒ５のゲートにトランジスタ
Ｔ ｒ１、 Ｔ ｒ２のゲート電位維持回路３１〕が接
続されている。すなわち、そのゲート電位維持回路３は
ＰｃｈＭＯ３ｈランシスタＴｒ７と二つのＮｃｈＭＯＳ
トランジスタＴ ｒ８． Ｔ ｒ９とが電源ＶＣＣとグ
ランドＧとの間で直列に接続され、トランジスタＴｒ７
のトレインに多数のカレントミラー回路２の活性化トラ
ンジスタＴｒ５のゲートか並列に接続されるとともに、
トランジスタＴ ｒ７． Ｔ ｒ８のゲートには活性化
信号ΦＢが入力され、トランジスタＴｒ９のゲートはそ
のトレインに接続されている。そして、トランジスタＴ
ｒ７． Ｔ ｒ８のゲートにＬレベルの活性化信号Φ
Ｂか入力されると、トランジスタＴｒ７がオンされると
ともにトランジスタＴ ｒ８． Ｔ ｒ９がオフされ
てトランジスタＴｒ５にト（レベルの活性化信号ΦＢが
入力され、この状態からトランジスタＴ ｒ７． Ｔ
ｒ８のゲートにＨレベルの活性化信号ΦＢが入力され
てトランジスタＴｒ７．Ｔｒ８がオンされると、両トラ
ンジスタＴ ｒ７． Ｔ ｒ８のオン抵抗により活性化
トランジスタＴｒ５のゲートにはそのしきい値電圧程度
のゲート電圧が供給されて活性化ｌ・ランジスタＴｒ５
が僅かな電流をグランドＧに流し得るようになっている
。
上記のようなカレントミラー回路２の動作を第５図に従
って説明すると、活性化トランジスタＴｒ５に入力され
る活性化信号ΦＢが１．レベルである場合、すなわちｌ
・ランジスタＴ ｒ７． Ｔ ｒ８のゲートに入）Ｊさ
れる活性化信号ΦＢがＨレベルである場合には、活性化
ｌ・ランジスタＴｒ５に僅かなトレイン電流が流れるた
め、入力信号ＩＮ、ＩＮに基づいてトランジスタＴ ｒ
３． Ｔ ｒ４が高抵抗状態でオンされ、端子Ａ及び出
力信号ＯＵＴ、ＯＵＴはＯＶ付近まで低下している。
って説明すると、活性化トランジスタＴｒ５に入力され
る活性化信号ΦＢが１．レベルである場合、すなわちｌ
・ランジスタＴ ｒ７． Ｔ ｒ８のゲートに入）Ｊさ
れる活性化信号ΦＢがＨレベルである場合には、活性化
ｌ・ランジスタＴｒ５に僅かなトレイン電流が流れるた
め、入力信号ＩＮ、ＩＮに基づいてトランジスタＴ ｒ
３． Ｔ ｒ４が高抵抗状態でオンされ、端子Ａ及び出
力信号ＯＵＴ、ＯＵＴはＯＶ付近まで低下している。
この状態からトランジスタＴ ｒ７． Ｔ ｒ８に入力
される活性化信号ΦＢがＬレベルとなって活性化トラン
ジスタＴｒ５に入力される活性化信号ΦＢがＨレベルと
なると、活性化トランジスタＴｒ５がオンされて各トラ
ンジスタＴｒｌ〜Ｔｒ４が入力信号ＩＮ。
される活性化信号ΦＢがＬレベルとなって活性化トラン
ジスタＴｒ５に入力される活性化信号ΦＢがＨレベルと
なると、活性化トランジスタＴｒ５がオンされて各トラ
ンジスタＴｒｌ〜Ｔｒ４が入力信号ＩＮ。
ＩＮに基づいて直ちに増幅動作を開始する。
従って、このカレントミラー回路２は電源電圧Ｖｃｃが
変動しても活性化イ言号ΦＢに基ついて直ちに増幅動作
が開始されるため、動作速度が低下することはない。ま
た、一つのゲート電位維持回路３ｂで多数のカレントミ
ラー回路２の活性化トランジスタＴｒ５を駆動すること
ができるので、集積度を低下させることもない。
変動しても活性化イ言号ΦＢに基ついて直ちに増幅動作
が開始されるため、動作速度が低下することはない。ま
た、一つのゲート電位維持回路３ｂで多数のカレントミ
ラー回路２の活性化トランジスタＴｒ５を駆動すること
ができるので、集積度を低下させることもない。
次に、この発明を具体化した第三の実施例を第６図に従
って説明すると、この実施例のカレントミラー回路２は
トランジスタＴ ｒ１、 Ｔ ｒ２のソースがＣＭＯＳ
インバータで構成されるゲート電位維持回路３ｃの出力
端子に接続され、トランジスタＴ ｒ３． Ｔ ｒ４の
ソースはグランドＧに接続されている。そして、ゲート
電位維持回路３Ｃの入力端子に活性化信号ΦＢが入力さ
れている。
って説明すると、この実施例のカレントミラー回路２は
トランジスタＴ ｒ１、 Ｔ ｒ２のソースがＣＭＯＳ
インバータで構成されるゲート電位維持回路３ｃの出力
端子に接続され、トランジスタＴ ｒ３． Ｔ ｒ４の
ソースはグランドＧに接続されている。そして、ゲート
電位維持回路３Ｃの入力端子に活性化信号ΦＢが入力さ
れている。
このような構成によりゲート電位維持回路３Ｃに入力さ
れる活性化信号ΦＢがＨレベルとなると、カレントミラ
ー回路２への電源Ｖｃｃの供給は遮断され、トランジス
タＴｒＬ Ｔｒ２のゲート電位はほぼグランド電位まで
低下する。この状態から活性化信号ΦＢがＬレベルとな
ると、カレントミラー回路２に電源Ｖｃｃが供給されて
同カレントミラー回路２が直ちに増幅動作を開始する。
れる活性化信号ΦＢがＨレベルとなると、カレントミラ
ー回路２への電源Ｖｃｃの供給は遮断され、トランジス
タＴｒＬ Ｔｒ２のゲート電位はほぼグランド電位まで
低下する。この状態から活性化信号ΦＢがＬレベルとな
ると、カレントミラー回路２に電源Ｖｃｃが供給されて
同カレントミラー回路２が直ちに増幅動作を開始する。
従って、このカレントミラー回路２は電源電圧Ｖｃｃの
変動に関わらずＬレベルの活性化信号ΦＢに基づいて直
ちに増幅動作が開始されるため、動作速度が低下するこ
とはない。
変動に関わらずＬレベルの活性化信号ΦＢに基づいて直
ちに増幅動作が開始されるため、動作速度が低下するこ
とはない。
以上詳述したように、この発明は電源電圧の変動によっ
ても動作速度が低下することのないカレントミラー回路
を提供することができる優れた効果を発揮する。
ても動作速度が低下することのないカレントミラー回路
を提供することができる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す回路図、第３図は一実
施例の動作を示す波形図、第４図は第二の実施例を示す
回路図、 第５図は第二の実施例の動作を示す波形図、第６図は第
三の実施例を示す回路図、 第７図は従来例を示す回路図である。 図中、 ２はカレントミラー回路、 ３はゲート電位維持回路、 Ｔ ｒ１、 Ｔ ｒ２はＰｃｈＭＯＳトランジスタ、
Ｖｃｃは電源電圧である。 〉
施例の動作を示す波形図、第４図は第二の実施例を示す
回路図、 第５図は第二の実施例の動作を示す波形図、第６図は第
三の実施例を示す回路図、 第７図は従来例を示す回路図である。 図中、 ２はカレントミラー回路、 ３はゲート電位維持回路、 Ｔ ｒ１、 Ｔ ｒ２はＰｃｈＭＯＳトランジスタ、
Ｖｃｃは電源電圧である。 〉
Claims (1)
- 【特許請求の範囲】 １）カレントミラー回路（２）を構成するＰｃｈＭＯＳ
トランジスタ（Ｔｒ１、Ｔｒ２）のゲート電位を電源電
圧（Ｖｃｃ）より該ＰｃｈＭＯＳトランジスタ（Ｔｒ１
、Ｔｒ２）のしきい値電圧以上低い電位に常時維持する
ゲート電位維持回路（３）を該カレントミラー回路（２
）に接続したことを特徴とする半導体装置。 ２）前記ゲート電位維持回路はオン抵抗の高いトランジ
スタ（Ｔｒ６）を常時オンさせて前記ＰｃｈＭＯＳトラ
ンジスタ（Ｔｒ１、Ｔｒ２）のゲートに蓄積される電荷
を抜くゲート電位維持回路（３ａ）で構成したことを特
徴とする請求項１記載の半導体装置。 ３）前記ゲート電位維持回路はカレントミラー回路（２
）を活性化させる活性化信号（ΦＢ）がＬレベルである
とき、同カレントミラー回路（２）の活性化トランジス
タＴｒ５を高抵抗状態でオンさせて前記ＰｃｈＭＯＳト
ランジスタ（Ｔｒ１、Ｔｒ２）のゲートに蓄積される電
荷を抜くゲート電位維持回路（３ｂ）で構成したことを
特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175939A JPH0464989A (ja) | 1990-07-03 | 1990-07-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175939A JPH0464989A (ja) | 1990-07-03 | 1990-07-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0464989A true JPH0464989A (ja) | 1992-02-28 |
Family
ID=16004903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2175939A Pending JPH0464989A (ja) | 1990-07-03 | 1990-07-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0464989A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442277A (en) * | 1993-02-15 | 1995-08-15 | Mitsubishi Denki Kabushiki Kaisha | Internal power supply circuit for generating internal power supply potential by lowering external power supply potential |
| US5952884A (en) * | 1998-02-18 | 1999-09-14 | Fujitsu Limited | Current mirror circuit and semiconductor integrated circuit having the current mirror circuit |
-
1990
- 1990-07-03 JP JP2175939A patent/JPH0464989A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442277A (en) * | 1993-02-15 | 1995-08-15 | Mitsubishi Denki Kabushiki Kaisha | Internal power supply circuit for generating internal power supply potential by lowering external power supply potential |
| US5952884A (en) * | 1998-02-18 | 1999-09-14 | Fujitsu Limited | Current mirror circuit and semiconductor integrated circuit having the current mirror circuit |
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