JPH0465420B2 - - Google Patents

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JPH0465420B2
JPH0465420B2 JP60283196A JP28319685A JPH0465420B2 JP H0465420 B2 JPH0465420 B2 JP H0465420B2 JP 60283196 A JP60283196 A JP 60283196A JP 28319685 A JP28319685 A JP 28319685A JP H0465420 B2 JPH0465420 B2 JP H0465420B2
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JP
Japan
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bus
address
data
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present
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JP60283196A
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Jon Bureuinsu Baraado
Kearii Karupa Uiriamu
Richaado Mashisu Josefu
Uooren Matsukarau Jon
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0692—Multiconfiguration, e.g. local and global addressing

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はデータ処理システム、より特定してい
えばバス変換装置を介して入出力（以下Ｉ／Ｏと
いう）バスへ接続されるシステムバスを有するデ
ータ処理システム、更に具体的には、情報をバス
からバスへ変換するシステムに関する。
Ｂ 開示の概要 本発明は、システムバスにより接続されている
処理ユニツト及び大域的な（global）システム記
憶装置と、バス変換装置によつてシステムバスに
接続されているＩ／Ｏバスとを有するデータ処理
システムに関する。選択されるＩ／Ｏ装置はＩ／
Ｏバスへランダムに装着される。本発明は、Ｉ／
Ｏバスからシステムバスへ転送されるメツセージ
中に適当なアドレス制御情報を動的に挿入する，
プログラム可能なバス変換装置を与える。本発明
の１実施例において、バス変換装置は選択された
Ｉ／Ｏ装置からの又はＩ／Ｏ装置へのアクセスを
阻止することの出来る手段が設けられている。
Ｃ 従来技術 多くのパーソナルコンピユータ（以下PCとい
う）はＩ／Ｏアダプタを装着するためのＩ／Ｏバ
スが設けられている。制御信号を伝達するPC
Ｉ／Ｏバスは２つのアドレスマツプ、即ちＩ／Ｏ
アドレスマツプ及び記憶アドレスマツプとで定義
される。PC Ｉ／Ｏバスを通るトランザクシヨン
は２つのアドレスマツプのうちの１つのマツプに
向けられているものと仮定されており、Ｉ／Ｏア
ドレスマツプ及び記憶アドレスマツプの領域を外
れた他のアドレスマツプに適合するための規則は
PC Ｉ／Ｏバスのアーキテクチヤには考慮されて
いない。 PC Ｉ／Ｏバスに接続されたアダプタ
によつて開始される直接メモリアクセス
（DMA）の転送を行うには、記憶装置に接続さ
れたＩ／Ｏバス、又は記憶装置に接続されたシス
テムバスの何れかをアクセスする必要がある。従
つて、Ｉ／Ｏバスは、二重の記憶アドレスマツ
プ、即ち基本的なＩ／Ｏ記憶アドレスマツプと、
これを反映するシステム記憶アドレスマツプとを
有するが、２種類のマツプの間の差異を決める規
定は持たない。Ｉ／Ｏアダプタとシステム記憶装
置を有するシステム構成において、両者の持つア
ドレスマツプの中のアドレスが、与えられたアド
レスと同じであることがありうる。
Ｄ 発明が解決しようとする問題点 システムバスとＩ／Ｏバスとの間に、バス変換
装置が設けられる。幾つかのＩ／Ｏ装置と大域的
なシステム記憶装置とは同じアドレスを持つこと
がありうるから、特定のＩ／Ｏ装置にメツセージ
を転送する際に困難な問題が起る。あらゆるデー
タの移動がＩ／Ｏバスのアドレスマツプの中に規
制されている基本的アーキテクチヤは、その基本
的アーキテクチヤを外れた異種のアドレスマツプ
と適合する規則を考慮していない。
本発明は、要求されたアドレスを、目標とされ
た記憶装置のロケーシヨンアドレスを表わすアド
レスへ変換し、更に加えて特定のＩ／Ｏ装置を判
別する情報を含むアドレスへ変換することによつ
て上述の問題を解決する。
本発明は、既存のＩ／Ｏバスアーキテクチヤ及
び関連するアダプタを、基本的アーキテクチヤで
考慮されなかつた全く新しいシステム環境に移行
させる。
従つて本発明の目的は既存のＩ／Ｏアーキテク
チヤ及びアダプタを多重のアドレスマツプを有す
る新しいシステムへ移行させることである。
本発明の他の目的は既存のＩ／Ｏバスアーキテ
クチヤ及び関連するアダプタを基本アーキテクチ
ヤで考慮されなかつた全く新しい環境へ移行させ
ることにある。
本発明の他の目的は、第２のバスのために差し
向けられた１つのバス上で転送されるメツセージ
に制御情報を挿入するメカニズムを提供すること
にある。
本発明の他の目的は二重の記憶アドレレスマツ
プとＩ／Ｏアドレスマツプとを並立させるシステ
ムを提供することにある。
本発明の他の目的は、すべての記憶アドレスに
ついて、アダプタが接続されているＩ／Ｏバス
を、システムバスにマツプさせるシステムを提供
することにある。
本発明の他の目的はＩ／Ｏバス制御信号を適切
にゲートすることにより、又は付加的な制御情報
を含ませることによつて、記憶アドレスをシステ
ムへ選択的にマツプさせるシステムを提供するこ
とにある。
本発明の他の目的はシステムバスに関連づける
ため、Ｉ／Ｏアドレスの再配置を行うシステムを
提供することにある。
本発明の他の目的はシステムバスの実アドレス
マツプ及び仮想アドレスマツプをアクセスする装
置を提供することにある。
本発明の他の目的はＩ／Ｏアダプタの構成の変
更に対してシステム的な余裕を与えることにあ
る。本発明のシステムは、タスクを実行する任意
の時点で、プログラムの制御の下で制御ワードの
内容を変更することが出来るのでＩ／Ｏバス動作
の修正の性質に応じた変更を行うことが出来る。
本発明の他の目的は、データの流れ、又は従来
不可能であつたＩ／Ｏ動作が、Ｉ／Ｏ装置の知識
もＩ／Ｏ動作の協力も必要なしに、修正出来るシ
ステムを提供することにある。
本発明の他の目的はシステム記憶装置のアクセ
スを行う際に、与えられたトランザクシヨンに対
して、与えられたＩ／Ｏアダプタの割り当てられ
た領域以外の記憶装置のロケーシヨンにランダム
なアクセスが行われないようにＩ／Ｏ転送の隔離
を与えることにある。
Ｅ 問題点を解決するための手段 本発明の上述の諸目的は、プログラム可能なバ
ス変換装置によつて達成される。このバス変換装
置は、第２のバスに対して差し向けられた第１の
バス上で転送するメツセージに、制御情報を挿入
する。本発明のバス変換装置はデータ処理システ
ムの一構成要素となりうる。ここでデータ処理シ
ステムとは、大域的なシステム記憶装置、中央処
理ユニツトと大域的なシステム記憶装置とを接続
するシステムバス、及びＩ／Ｏバスとシステムバ
スとを相互接続するバス変換装置とで構成されて
いる。Ｉ／Ｏバスは複数個のＩ／Ｏポートが設け
られており、Ｉ／Ｏポートにはランダムに選択さ
れるＩ／Ｏ装置が装着される。本発明はＩ／Ｏア
ドレス領域を区切るための手段に特に向けられて
いる。Ｉ／Ｏアドレス領域は高位アドレス領域
と、低位アドレス領域とに分かれてＩ／Ｏバスに
転送され、次に第１の結合アドレスを形成するた
めに、高位アドレス領域のＩ／Ｏアドレスと、
Ｉ／Ｏ装置の直接メモリアクセス識別子（DMA
ID）とを結合する。第１の結合アドレスはラン
ダムアクセスメモリ（以下RAMという）へ転送
される。RAMは第１の結合アドレスを再びフオ
ーマツトするようプログラムされていて、制御フ
イールドと接頭部フイールドとを有する変換制御
ワード（TCW）を形成する。TCWはアドレス・
フオーマツト化装置へ転送される。第２の結合ア
ドレスはTCWと低位アドレス領域とを結合する
ことにより形成される。第２の結合アドレスはシ
ステムバスへ転送される。
本発明の良好な１実施例において、或る種のア
ドレス、又は特定のＩ／Ｏ装置へのアクセスを阻
止するための論理回路がバス変換装置に設けられ
る。
Ｅ 実施例 本発明はバスからバスへの変換装置に向けられ
ている。本発明はシステムバスに対して差し向け
られた、Ｉ／Ｏバスで転送するメツセージに制御
情報を挿入する装置を与える。本発明の装置を使
用することによつて、既存のバスアーキテクチヤ
および関連するＩ／Ｏアダプタを使用することが
出来る。
本発明は、Ｉ／Ｏ装置に特別の付加装置を設け
ることなく、且つCPU又はオペレーテイングシ
ステムに変更を加えることなく、中央処理ユニツ
ト（CPU）および関連するシステム記憶装置に
既存のＩ／Ｏアーキテクチヤ及びアダプタの使用
を許容する。本発明のバスからバスへの変換装置
に使われる装置はＩ／Ｏバスの信号をシステム中
の新しいアドレスへ動的に変換するための装置を
与える。上述の新しいアドレスはシステム記憶ア
ドレスマツプの使用されていないセグメント中に
作られる。
本発明の装置はＩ／Ｏアダプタの構成の変更に
対して寛容であり、且つＩ／Ｏ装置の知識がなく
とも、またはＩ／Ｏ装置の協力がなくとも、従来
のＩ／Ｏバス動作の実行を許容する。
本発明のTCWはアドレスの接頭部情報と制御
情報とを含んでいる。TCWは、Ｉ／Ｏバス動作
に関して柔軟性を持たせること、Ｉ／Ｏ動作に対
して変更を要求しないこと、Ｉ／Ｏバスとシステ
ムバスとの結合を計るときに、アドレス変換を与
えること、実アドレスモード、又は仮想アドレス
モードの何れかでシステムバスへアクセスを許容
するようにＩ／Ｏバスの制御情報を増加するこ
と、与えられたアドレス又は与えられたアドレス
の範囲内で、システムバスのアクセスを阻止する
こと、選択されたＩ／Ｏ動作に対して、バスが使
用中であること又はエラー状態が生じたことの応
答を生ずることを許容する。TCWの内容はＩ／
Ｏバスの動作の修正の性質に応じた変更を生ずる
タスクの実行を、任意の時点で、プログラムの制
御の下で変更することが出来る。
第１図はバスからバスへの変換を与えるシステ
ム構成のブロツク図である。中央処理ユニツト２
及び大域的なシステム記憶装置４はシステムバス
６によつて接続されている。システムバス６にバ
ス変換装置８が接続されている。バス変換装置８
にＩ／Ｏバス１０が接続されている。Ｉ／Ｏアダ
プタ１４を介して、種々のＩ／Ｏ装置をＩ／Ｏバ
ス１０のポート１２に接続することが出来る。記
憶装置１６はまたＩ／Ｏバス１０に接続すること
が出来る。バス変換装置８はプログラム可能であ
り、Ｉ／Ｏバス１０からの信号を変換する。バス
変換装置は実記憶アクセス及び仮想記憶アクセス
を補助することが出来る。
第２図は本発明のバス変換装置８の１実施例を
示すブロツク図である。Ｉ／Ｏバス１０は直接メ
モリアクセス識別信号（DMA ID）２０と、
Ｉ／Ｏ装置の記憶装置の記憶アドレス２２と、記
憶されるデータとを運ぶ。アドレスはレシーバ２
４を通つて、次に、各Ｉ／Ｏアドレス２２を高位
アドレス領域２８及び低位アドレス領域３０に区
切るための手段２６を通る。第１の結合アドレス
３４を形成するため、DMA ID２０と高位アド
レス領域２８とを結合する手段３２が設けられて
いる。RAM３６は、Ｉ／Ｏバスの各サイクル毎
に行うべき動作を、バス変換装置８の論理部に指
示することのできるプログラム可能なエントリを
備えた表を有する。この表によつて、RAM３６
は以下で示すようなアドレス変換機能を提供す
る。すなわち、DMA ID２０と高位アドレス領
域とから形成された上記の第１の結合アドレス３
４でRAM３６内の表をアクセスすることによ
り、新たな変換アドレスが得られる訳である。変
換後のアドレスのフオーマツトについては、以下
特に第３図に関連して詳述する。RAM３６は第
１の結合アドレス３４を制御フイールド３８及び
接頭部フイールド４０に再びフオーマツトするよ
うプログラムされている。制御フイールド３８及
び接頭部フイールド４０は変換制御ワード、
TCWを形成する。
第３図はTCWのフオーマツトを表わす図であ
る。そのフオーマツトはフオーマツト制御部と接
頭部とを含んでいる。フオーマツト制御情報の一
部は目的とされた記憶装置を判別する。若し、重
複したアドレスでマツプが使われたとすると、フ
オーマツト制御部はどちらのマツプをアドレスす
べきかを選択するために必要な情報を含んでい
る。フオーマツト制御部の他の部分はバス変換装
置によつて、アドレスのフオーマツト化を制御す
るのに使われる。接頭部は目的の記憶領域内のア
ドレスを判別するのに必要な情報を含んでいる。
第２図は再度参照すると、アドレス・フオーマ
ツト化装置４２は制御フイールド３８、接頭部フ
イールド４０及び低位アドレス領域３０を受け取
り、第２の結合アドレスを形成するため、接頭部
フイールド４０及び低位アドレス領域３０に処理
を行う。第２のアドレス領域はバス・ドライバ４
６を経てシステムバス６へ転送される。この第２
のアドレス４４はＩ／Ｏバス１０からのデータを
大域的な記憶装置中の特別の領域へ差し向ける。
バス変換装置８に付加される変換能力は、低位
アドレス領域３０を通すゲート４８を含ませるこ
とによつて達成することが出来る。ゲート４８は
制御フイールド３８から経路−を介して受取
る信号に応答して、低位アドレス領域３０からア
ドレス・フオーマツト化装置４２へのビツト転送
を選択的に制御する。
制御フイールド３８はバス制御信号を発生する
装置５０へ入力することが出来る。装置５０は
Ｉ／Ｏ装置を制御するため、制御信号５２をＩ／
Ｏバス１０に送り返す。この結果、選択されたア
ドレスブロツクへのＩ／Ｏ装置のアクセスを拒否
することが出来る。
他の実施例において、DMA IDは、制御フイ
ールド３８、接頭部フイールド４０及び低位アド
レス領域３０と共にアドレス・フオーマツト化装
置４２に入力される。
アドレス・フオーマツト化装置４２は、結合ア
ドレスを発生するために、DMA ID２０及び制
御フイールド３８に応答して、接頭部フイールド
４０及び低位アドレス領域３０に処理を行う。バ
ス・ドライバ４６がシステムバス６へこの結合ア
ドレスを転送する。
他の良好な実施例において、RAM３６は或る
種のDMA ID２０のために、制御フイールド３
８を発生するようプログラムされ、その制御フイ
ールドはアドレス・フオーマツト化装置４２が結
合アドレスの発生を阻止して、システムの大域的
なシステム記憶アドレスマツプ４へのアクセスを
禁止する。
第４図は大域的なシステム記憶装置へのＩ／Ｏ
記憶装置のマツピング例を示す図である。Ｉ／Ｏ
記憶装置は複数個のブロツク６２に区切られてい
る。各ブロツクに対して関連したRAMエレメン
ト６４がある。各RAMエレメント６４は制御コ
ードとアドレス接頭部を含んでいる。制御コード
及びアドレス接頭部は大域的なシステム記憶装置
６８中のブロツク６６を指定する。各ブロツクの
ローカルアドレスは低位アドレス領域３０を形成
している低位アドレスビツトによつて決められ
る。
Ｆ 発明の効果 本発明によつて、システム構成時には予定して
いなかつたような各種Ｉ／Ｏ装置に対してさえも
そのアドレスを動的態様で変換し、これらを共通
のチヤネルへ接続することができるようになる。
【図面の簡単な説明】
第１図は本発明に従つたシステム構成を示すブ
ロツク図、第２図は本発明のバス変換装置の１実
施例を説明するブロツク図、第３図は変換制御ワ
ードのフオーマツトを示す図、第４図は記憶装置
と大域的なシステム記憶装置とのマツピング例を
示す図である。 ２……中央処理ユニツト、４……大域的なシス
テム記憶装置、６……システムバス、８……バス
変換装置、１０……Ｉ／Ｏバス、１２……ポー
ト、１４……Ｉ／Ｏアダプタ、１６……記憶装
置、３６……RAM、４２……アドレス・フオー
マツト化装置。

Claims (1)

  1. 【特許請求の範囲】 １ 大域的なシステム記憶装置と、中央処理ユニ
    ツトと、中央処理ユニツト及び大域的なシステム
    記憶装置を接続するシステムバスと、複数個の
    Ｉ／Ｏポートを有するＩ／Ｏバス及びシステムバ
    スを相互接続するバス変換装置と、複数個のラン
    ダムに選択されたＩ／Ｏ装置を夫々のＩ／Ｏポー
    トに接続する手段とを有するデータ処理装置にお
    いて、上記バス変換装置が、 上記Ｉ／Ｏバスに接続され、該Ｉ／Ｏバスから
    転送されるＩ／Ｏアドレスを高位アドレス領域及
    び低位アドレス領域に区切る手段と、 上記Ｉ／Ｏ装置のDMA識別子（ID）を上記
    Ｉ／Ｏバスから受け取るように接続され、該Ｉ／
    Ｏ装置のDMA IDと上記Ｉ／Ｏアドレスの高位
    アドレス領域とを結合して第１の結合アドレスを
    形成する手段と、 上記第１の結合アドレスでRAMをアクセスし
    て制御フイールド及び接頭部フイールドを含むデ
    ータを獲得し、これを出力する手段と、 上記区切る手段に接続され、上記低位アドレス
    領域のデータを、上記制御フイールドのデータに
    応答して選択的に通過させるゲート手段と、 上記制御フイールド、上記接頭部フイールド及
    び上記低位アドレス領域のデータを受け取るよう
    に接続され、これらのデータから第２の結合アド
    レスを形成するアドレス・フオーマツト化手段
    と、 上記制御フイールドに応答して、上記Ｉ／Ｏバ
    スにバス制御信号を発生する手段と、 上記第２の結合アドレスを上記システムバスへ
    転送する手段とを具備したことを特徴とするデー
    タ処理装置。
JP60283196A 1985-02-28 1985-12-18 デ−タ処理装置 Granted JPS61199155A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/706,734 US4695948A (en) 1985-02-28 1985-02-28 Bus to bus converter using a RAM for multiple address mapping
US706734 1985-02-28

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JPS61199155A JPS61199155A (ja) 1986-09-03
JPH0465420B2 true JPH0465420B2 (ja) 1992-10-20

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ID=24838833

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US (1) US4695948A (ja)
EP (1) EP0194415A3 (ja)
JP (1) JPS61199155A (ja)
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CA (1) CA1244141A (ja)

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