JPH0465549B2 - - Google Patents
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- JPH0465549B2 JPH0465549B2 JP54037426A JP3742679A JPH0465549B2 JP H0465549 B2 JPH0465549 B2 JP H0465549B2 JP 54037426 A JP54037426 A JP 54037426A JP 3742679 A JP3742679 A JP 3742679A JP H0465549 B2 JPH0465549 B2 JP H0465549B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/022—Manufacture or treatment of FETs having insulated gates [IGFET] having lightly-doped source or drain extensions selectively formed at the sides of the gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0218—Manufacture or treatment of FETs having insulated gates [IGFET] having pocket halo regions selectively formed at the sides of the gates
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置に関し、特に短いチヤネ
ル長を有する構造において、パンチスルー耐圧を
高め、所望のしきい値電圧を持ち、ホツトエレク
トロン発生を阻止し得るように構造を工夫したも
のである。
ル長を有する構造において、パンチスルー耐圧を
高め、所望のしきい値電圧を持ち、ホツトエレク
トロン発生を阻止し得るように構造を工夫したも
のである。
大規模集積回路、特に大容量メモリにはチヤネ
ル長1μｍ前後のMOS FETが使用される。この
ような短チヤネルMOS FETを従来の長チヤネ
ルMOS FETと同一の構造で、たゞ“スケーリ
ング”の原理で縮小して作ろうとすると種々の問
題に当面する。即ち、この縮少によりソース、ド
レイン拡散深さxjは浅くなるが、余り浅くすると
拡散抵抗が高くなり、高速動作に不利になる。抵
抗を小にするためxjを深くすると空乏層によるチ
ヤネルモジユレーシヨンが起り、正常なオンオフ
動作が不可能になる。この矛循を避けるためソー
ス、ドレインを第１図に示すように深い部分と浅
い部分とで構成することが考えられているが、面
積および工程数が増える。またチヤネル長が小に
なる程低電圧でパンチスルーが生じるが、このパ
ンチスルー耐圧を高めるため基板の不純物濃度を
高くすると接合容量が増大して高速動作に不利と
なり、接合耐圧が低下し、バツクゲート効果が大
きくなつて不利である。かゝる不利を避けるため
ソース，ドレイン間に高濃度および低濃度二層の
チヤネルを形成させる二重チヤネルドープ構造が
提案されているが、これも接合耐圧が低下し、ま
たチヤネルからゲートに電子が飛込みこれがゲー
ト絶縁膜にトラツプされてしきい値電圧Vthを変
化させるホツトエレクトロン効果が無視できなく
なる欠点がある。
ル長1μｍ前後のMOS FETが使用される。この
ような短チヤネルMOS FETを従来の長チヤネ
ルMOS FETと同一の構造で、たゞ“スケーリ
ング”の原理で縮小して作ろうとすると種々の問
題に当面する。即ち、この縮少によりソース、ド
レイン拡散深さxjは浅くなるが、余り浅くすると
拡散抵抗が高くなり、高速動作に不利になる。抵
抗を小にするためxjを深くすると空乏層によるチ
ヤネルモジユレーシヨンが起り、正常なオンオフ
動作が不可能になる。この矛循を避けるためソー
ス、ドレインを第１図に示すように深い部分と浅
い部分とで構成することが考えられているが、面
積および工程数が増える。またチヤネル長が小に
なる程低電圧でパンチスルーが生じるが、このパ
ンチスルー耐圧を高めるため基板の不純物濃度を
高くすると接合容量が増大して高速動作に不利と
なり、接合耐圧が低下し、バツクゲート効果が大
きくなつて不利である。かゝる不利を避けるため
ソース，ドレイン間に高濃度および低濃度二層の
チヤネルを形成させる二重チヤネルドープ構造が
提案されているが、これも接合耐圧が低下し、ま
たチヤネルからゲートに電子が飛込みこれがゲー
ト絶縁膜にトラツプされてしきい値電圧Vthを変
化させるホツトエレクトロン効果が無視できなく
なる欠点がある。
本発明はかゝる種々の欠点を全て除去して長チ
ヤネルFETと同様な安定な動作が期待でき、勿
論短チヤネルFETに期待される高密度集積化可
能、動作速度大などの利点を持ち、製造も容易な
短チヤネルMOS FET構造を提供しようとする
ものである。
ヤネルFETと同様な安定な動作が期待でき、勿
論短チヤネルFETに期待される高密度集積化可
能、動作速度大などの利点を持ち、製造も容易な
短チヤネルMOS FET構造を提供しようとする
ものである。
本発明では、チヤネルドープ領域を設けるが、
これは高濃度ソース、ドレイン拡散領域とは接触
せず、その間にπ（またはP-）またはυ（または
N-）型のドリフト領域を設ける。チヤネルドー
プ領域は二層とし、基板表面側はVthを所望値に
する濃度とし、基板内部側はパンチスルーを抑え
るに充分な高濃度とする。これらによりシヨート
チヤネル効果（Vth変動）、パンチスルー、ソー
ス、ドレイン接合耐圧問題を改善し得る。また本
発明ではゲート絶縁膜をソース、ドレイン側端部
で厚く、中央部で薄くし、この薄い部分の下に上
記のチヤネルドープ領域を形成しまた厚い部分の
下を上記πまたはυ層とする。これによりホツト
エレクトロン効果を抑止でき、ｇｍが大になり、
また製造に際してアライメントをとり易くなる、
次に実施例を参照しながら本発明を詳細に説明す
る。
これは高濃度ソース、ドレイン拡散領域とは接触
せず、その間にπ（またはP-）またはυ（または
N-）型のドリフト領域を設ける。チヤネルドー
プ領域は二層とし、基板表面側はVthを所望値に
する濃度とし、基板内部側はパンチスルーを抑え
るに充分な高濃度とする。これらによりシヨート
チヤネル効果（Vth変動）、パンチスルー、ソー
ス、ドレイン接合耐圧問題を改善し得る。また本
発明ではゲート絶縁膜をソース、ドレイン側端部
で厚く、中央部で薄くし、この薄い部分の下に上
記のチヤネルドープ領域を形成しまた厚い部分の
下を上記πまたはυ層とする。これによりホツト
エレクトロン効果を抑止でき、ｇｍが大になり、
また製造に際してアライメントをとり易くなる、
次に実施例を参照しながら本発明を詳細に説明す
る。
第２図に本発明の種々の実施例を示す。図示の
如く本発明ではＰ（Ｎでもよい）型シリコン基板
Subのチヤネル部中央にチヤネルドープ領域１０
を設け、該領域１０とソースＳ、ドレインＤ各領
域との間１２，１４は低濃度領域とする。ゲート
絶縁膜１６はソース、ドレイン側端部１６ａ，１
６ｂを厚く、中央部１６ｃを薄くし、この薄い部
分１６ｃをチヤネルドープ領域にまた厚い部分１
６ａ，１６ｂを低濃度領域１２，１４に対向させ
る。チヤネルドープ領域は上下二層に分れてお
り、基板表面側１０ａはVthを考慮して決定した
不純物濃度を有する層、基板内部側１０ｂはパン
チスルー耐圧を考慮して決定した高濃度層であ
る。第２図ａはデプレーシヨン型であり、層１
２，１４，１０ａともソース、ドレイン領域と同
じＮ型である。第２図ｂ，ｃ，ｄはエンハンスメ
ント型であり、層１２，１４はｂ，ｄではP-型、
ｃではN-型、層１０ａはｂではＮ型、ｃ，ｄで
はＰ型である。基板内部側の層１０ｂはａ〜ｄと
もP+型であり基板Subと同じ導電型である。
如く本発明ではＰ（Ｎでもよい）型シリコン基板
Subのチヤネル部中央にチヤネルドープ領域１０
を設け、該領域１０とソースＳ、ドレインＤ各領
域との間１２，１４は低濃度領域とする。ゲート
絶縁膜１６はソース、ドレイン側端部１６ａ，１
６ｂを厚く、中央部１６ｃを薄くし、この薄い部
分１６ｃをチヤネルドープ領域にまた厚い部分１
６ａ，１６ｂを低濃度領域１２，１４に対向させ
る。チヤネルドープ領域は上下二層に分れてお
り、基板表面側１０ａはVthを考慮して決定した
不純物濃度を有する層、基板内部側１０ｂはパン
チスルー耐圧を考慮して決定した高濃度層であ
る。第２図ａはデプレーシヨン型であり、層１
２，１４，１０ａともソース、ドレイン領域と同
じＮ型である。第２図ｂ，ｃ，ｄはエンハンスメ
ント型であり、層１２，１４はｂ，ｄではP-型、
ｃではN-型、層１０ａはｂではＮ型、ｃ，ｄで
はＰ型である。基板内部側の層１０ｂはａ〜ｄと
もP+型であり基板Subと同じ導電型である。
このような構造にすると次のような種々の利点
が得られる。即ち、ゲート電極Ｇおよびその下部
のゲート酸化膜１６とソース、ドレイン領域Ｓ，
Ｄの一部は不純物拡散またはイオン注入の関係で
一部が重なつているから、スケーリング則により
ゲート絶縁膜厚を減少して行くとこの重なり部分
に強い電界が生じ、絶縁破壊または前述のホツト
エレクトロン効果などを生じる。これに対しゲー
ト絶縁膜のソース、ドレイン側端部１６ａ，１６
ｂを厚くするとゲートとソース、ドレイン間耐圧
は向上し、またホツトエレクトロンが生じにくゝ
なる。また厚いゲート絶縁膜１６ａ，１６ｂの下
部基板をP-またはN-の低濃度層にすると電界集
中が緩和され、ソース、ドレインからの空乏層が
充分拡がるのでドレイン側でのインパクトアイオ
ニゼーシヨンによるサブスレシヨルド電流を軽減
することが可能である。またチヤネル部は相対的
に濃度が高い部分１０ａにより確実に確保される
ので、ソース、ドレイン空乏層の延びによる実効
チヤネル長の減少、所謂短チヤネル効果を抑制す
ることができる。またゲート絶縁膜の端部１６
ａ，１６ｂを厚くすると該端部での耐圧問題に悩
まされることなく中央部のゲート絶縁膜を薄くす
ることができるので、ｇｍが向上する。チヤネル
ドープ領域１０のP+型深部１０ｂはドレイン空
乏層がソース領域へ延びてパンチスルーを生じる
のを確実に阻止する。なおパンチスルーは基板表
面ではなく基板深部で生じるから、パンチスルー
を防止する高濃度層１０ｂは基板深部に形成する
のみで充分である。若しこれを基板表面部まで達
すようにする、つまり部分１０ａ，１０ｂを同じ
高濃度層にするとチヤネル形成に支障があり、ま
たしきい値電圧Vthを変化させる欠点がある。基
板表面側の部分１０ａはその不純物濃度を所望
Vthに応じて決定し、このように機能を分割する
ことで本発明では両側部分１２，１４の選択とも
相俟つて第２図ａのようなデプレーシヨン型もま
た同図ｂ〜ｄのようなエンハンスメント型も実現
可能である。次に本発明FETの製造方法を説明
する。
が得られる。即ち、ゲート電極Ｇおよびその下部
のゲート酸化膜１６とソース、ドレイン領域Ｓ，
Ｄの一部は不純物拡散またはイオン注入の関係で
一部が重なつているから、スケーリング則により
ゲート絶縁膜厚を減少して行くとこの重なり部分
に強い電界が生じ、絶縁破壊または前述のホツト
エレクトロン効果などを生じる。これに対しゲー
ト絶縁膜のソース、ドレイン側端部１６ａ，１６
ｂを厚くするとゲートとソース、ドレイン間耐圧
は向上し、またホツトエレクトロンが生じにくゝ
なる。また厚いゲート絶縁膜１６ａ，１６ｂの下
部基板をP-またはN-の低濃度層にすると電界集
中が緩和され、ソース、ドレインからの空乏層が
充分拡がるのでドレイン側でのインパクトアイオ
ニゼーシヨンによるサブスレシヨルド電流を軽減
することが可能である。またチヤネル部は相対的
に濃度が高い部分１０ａにより確実に確保される
ので、ソース、ドレイン空乏層の延びによる実効
チヤネル長の減少、所謂短チヤネル効果を抑制す
ることができる。またゲート絶縁膜の端部１６
ａ，１６ｂを厚くすると該端部での耐圧問題に悩
まされることなく中央部のゲート絶縁膜を薄くす
ることができるので、ｇｍが向上する。チヤネル
ドープ領域１０のP+型深部１０ｂはドレイン空
乏層がソース領域へ延びてパンチスルーを生じる
のを確実に阻止する。なおパンチスルーは基板表
面ではなく基板深部で生じるから、パンチスルー
を防止する高濃度層１０ｂは基板深部に形成する
のみで充分である。若しこれを基板表面部まで達
すようにする、つまり部分１０ａ，１０ｂを同じ
高濃度層にするとチヤネル形成に支障があり、ま
たしきい値電圧Vthを変化させる欠点がある。基
板表面側の部分１０ａはその不純物濃度を所望
Vthに応じて決定し、このように機能を分割する
ことで本発明では両側部分１２，１４の選択とも
相俟つて第２図ａのようなデプレーシヨン型もま
た同図ｂ〜ｄのようなエンハンスメント型も実現
可能である。次に本発明FETの製造方法を説明
する。
第３図ａに示すように先ずＰ型シリコン基板
Subにフイールド酸化膜１８を形成し、次いで素
子形成領域に浅くＮ型不純物をイオン注入して
P-型またはN-型層２０を作り、かつ基板表面に
は酸化膜２２を形成する。次にホトプロセスより
酸化膜２２の中央のゲート形成部分に穴をあけ
る。第３図ｂの２４はこのホトプロセスで用いた
レジスト膜、２６は上記の穴である。穴２６は酸
化膜２２を完全に貫通するものではなく、下部々
分を残した凹部であつてもよい。かゝる状態で基
板と同じ導電型の不純物を高濃度にイオン注入
し、P+層１０ｂを作る。このP+層１０ｂは層２
０より深く形成する。次いで同じまたは反対導電
型の不純物を浅くかつ低濃度にイオン注入し、第
３図ｃに示すように層１０ｂ上の基板部分をＰま
たはＮ型にする。次いで熱酸化してゲート絶縁膜
の薄い部分１６ｃを作る。先に形成した酸化膜２
２はゲート絶縁膜の厚い部分１６ａ，１６ｂにな
るものであるが上記熱酸化等に際し付随的に酸化
が再び行なわれて厚くなるので、同図ａの段階で
付ける酸化膜２２の厚みはこれを考慮して最終段
階で所望厚みになるように選定する。然るのち全
面に多結晶ポリシリコン層１７を被着する。次い
で該ポリシリコン層１７をゲート絶縁膜１６の薄
い部分１６ｃ上から厚い部分２２上の一部に亘る
大きさに残るよう選択的に除去したのち該残され
たポリシリコン層をマスクとして厚い酸化膜２２
部分に第３図ｅのようにソース、ドレイン窓をあ
ける。そして基板とは反対のＮ型不純物を高濃度
に拡散して前記ポリシリコン層１７に導電性を付
与すると共にソース、ドレイン領域Ｓ，Ｄを作
る。このソース、ドレイン領域の深さxjは層２０
をやゝ突き出る程度とし、チヤネルドープ領域１
０よりは浅くし、領域１０がパンチスルーに対す
る有効な障壁となるようにする。以後は周知の手
段によつてソースおよびドレイン各電極（図示せ
ず）を取付ければ所望のFETが出来上る。
Subにフイールド酸化膜１８を形成し、次いで素
子形成領域に浅くＮ型不純物をイオン注入して
P-型またはN-型層２０を作り、かつ基板表面に
は酸化膜２２を形成する。次にホトプロセスより
酸化膜２２の中央のゲート形成部分に穴をあけ
る。第３図ｂの２４はこのホトプロセスで用いた
レジスト膜、２６は上記の穴である。穴２６は酸
化膜２２を完全に貫通するものではなく、下部々
分を残した凹部であつてもよい。かゝる状態で基
板と同じ導電型の不純物を高濃度にイオン注入
し、P+層１０ｂを作る。このP+層１０ｂは層２
０より深く形成する。次いで同じまたは反対導電
型の不純物を浅くかつ低濃度にイオン注入し、第
３図ｃに示すように層１０ｂ上の基板部分をＰま
たはＮ型にする。次いで熱酸化してゲート絶縁膜
の薄い部分１６ｃを作る。先に形成した酸化膜２
２はゲート絶縁膜の厚い部分１６ａ，１６ｂにな
るものであるが上記熱酸化等に際し付随的に酸化
が再び行なわれて厚くなるので、同図ａの段階で
付ける酸化膜２２の厚みはこれを考慮して最終段
階で所望厚みになるように選定する。然るのち全
面に多結晶ポリシリコン層１７を被着する。次い
で該ポリシリコン層１７をゲート絶縁膜１６の薄
い部分１６ｃ上から厚い部分２２上の一部に亘る
大きさに残るよう選択的に除去したのち該残され
たポリシリコン層をマスクとして厚い酸化膜２２
部分に第３図ｅのようにソース、ドレイン窓をあ
ける。そして基板とは反対のＮ型不純物を高濃度
に拡散して前記ポリシリコン層１７に導電性を付
与すると共にソース、ドレイン領域Ｓ，Ｄを作
る。このソース、ドレイン領域の深さxjは層２０
をやゝ突き出る程度とし、チヤネルドープ領域１
０よりは浅くし、領域１０がパンチスルーに対す
る有効な障壁となるようにする。以後は周知の手
段によつてソースおよびドレイン各電極（図示せ
ず）を取付ければ所望のFETが出来上る。
このような構造を有する本発明による半導体装
置はゲート絶縁膜の厚さをその中央部とソース、
ドレイン領域近傍とで異ならしめることにより、
後の工程の位置合せが容易である。即ち、単にイ
オン注入してチヤネルドープ領域１０を形成した
だけでは、イオン注入部分は目視不可能であるか
ら目印がなくなり、ソース、ドレイン窓開きの際
のマスク合せが厄介である。この点ゲート酸化膜
に図示の如く段差を付けておく本発明方法はこの
段差がマスク合せの目印となり、好都合である。
これは製造工程に起因する実効チヤネル長のバラ
つきを減少させる効果をも伴なう。
置はゲート絶縁膜の厚さをその中央部とソース、
ドレイン領域近傍とで異ならしめることにより、
後の工程の位置合せが容易である。即ち、単にイ
オン注入してチヤネルドープ領域１０を形成した
だけでは、イオン注入部分は目視不可能であるか
ら目印がなくなり、ソース、ドレイン窓開きの際
のマスク合せが厄介である。この点ゲート酸化膜
に図示の如く段差を付けておく本発明方法はこの
段差がマスク合せの目印となり、好都合である。
これは製造工程に起因する実効チヤネル長のバラ
つきを減少させる効果をも伴なう。
以上詳細に説明したように本発明によれば、パ
ンチスルー耐圧、ゲートとソース、ドレイン間耐
圧、基板とソース、ドレイン領域の耐圧が高ま
り、しきい値電圧の変動およびパンチスルーを防
止でき、ノーマリオン，ノーマリオフの両方が可
能であり、製造も容易である等種々の長所を持つ
短チヤネルMOS FETが得られる。
ンチスルー耐圧、ゲートとソース、ドレイン間耐
圧、基板とソース、ドレイン領域の耐圧が高ま
り、しきい値電圧の変動およびパンチスルーを防
止でき、ノーマリオン，ノーマリオフの両方が可
能であり、製造も容易である等種々の長所を持つ
短チヤネルMOS FETが得られる。
第１図は従来のMOS FETの一例を示す断面
図、第２図ａ〜ｄは本発明の実施例を示す断面
図、第３図ａ〜ｅは本発明に係るFETの製造工
程を示す断面図である。 図面で１０はチヤネルドープ層、Ｓ，Ｄはソー
ス、ドレイン領域、１２，１４はチヤネルドープ
層とソースドレイン領域との間の基板表面部、１
６はゲート絶縁膜、１７はポリシリコンゲート電
極である。
図、第２図ａ〜ｄは本発明の実施例を示す断面
図、第３図ａ〜ｅは本発明に係るFETの製造工
程を示す断面図である。 図面で１０はチヤネルドープ層、Ｓ，Ｄはソー
ス、ドレイン領域、１２，１４はチヤネルドープ
層とソースドレイン領域との間の基板表面部、１
６はゲート絶縁膜、１７はポリシリコンゲート電
極である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に導電性不純物を添加して形成さ
れるソース領域とドレイン領域と、 表面が該半導体基板表面と同じで、かつ該ソー
ス領域と該ドレイン領域との間の中央に形成さ
れ、トランジスタのしきい値電圧を所望値にする
ように不純物が添加されてなる第１層とパンチス
ルーを防止するように不純物が添加されてなる第
２層とが順に表面から縦方向に二層隣接してなる
チヤネルドープ領域と、 表面が該半導体基板表面と同じで、かつ該チヤ
ネルドープ領域と該ソース領域との両方に隣接し
て間に形成される第１低濃度領域と、 表面が該半導体基板表面と同じで、かつ該チヤ
ネルドープ領域と該ドレイン領域との両方に隣接
して間に形成される第２低濃度領域と を有し、 該第１低濃度領域、該第２低濃度領域の各々よ
りも前記チヤネルドープ領域の第１層の方が深く
形成されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3742679A JPS55130171A (en) | 1979-03-29 | 1979-03-29 | Mos field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3742679A JPS55130171A (en) | 1979-03-29 | 1979-03-29 | Mos field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55130171A JPS55130171A (en) | 1980-10-08 |
| JPH0465549B2 true JPH0465549B2 (ja) | 1992-10-20 |
Family
ID=12497181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3742679A Granted JPS55130171A (en) | 1979-03-29 | 1979-03-29 | Mos field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55130171A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139471A (ja) * | 1982-02-15 | 1983-08-18 | Fujitsu Ltd | Ｍｉｓ電界効果トランジスタ |
| DE3739501A1 (de) * | 1986-11-26 | 1988-06-01 | Hewlett Packard Co | Mos-transistor |
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-
1979
- 1979-03-29 JP JP3742679A patent/JPS55130171A/ja active Granted
Also Published As
| Publication number | Publication date |
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