JPH01120067A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特にＭＩＳ型電界効果ト
ランジスタの高信頼度化に好適で、耐ホツトキャリア効
果又は、高耐圧化にすぐれたＭＩＳ型電界効果トランジ
スタに関する。

〔従来の技術〕

従来のＭＩＳ型電界効果トランジスタは、ゲート長が短
かくなるに従い、動作時のドレイン近傍の電界が大きく
なりホットキャリアの注入による特性変動が大きな間層
となってきている。

これを防ぎ、耐圧を向上させる構造としては種種のもの
が考えられているが、ゲート長１μｍレベルで有力なも
のに特開昭６０−１２１７７１号に記載のように、高濃
度拡散層をゲートより離し、その間に低濃度領域を設け
た低濃度ドレイン（ＬＤＤ。

Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造があげ
られる。これを第２図（ａ）に示す、しかし１本構造で
もゲート長が０．５μｍ以下になると信頼性が不足して
くる。最近の報告例では、アイ・イー・イー・イー。

エレクトロン　デバイス　レターズ、イー　デイ−エル
−８，（１９８７年）第１５１頁から第１５３頁（Ｉ　
Ｅ　Ｅ　Ｅ　　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｓ
ｔｔｅｒｓＶｏｌ、ＥＤＬ−８（１９８７）ＰＰ、１５
１−１５３）に論じられているＩＴ−ＬＤＤ （Ｉｎｖｅｒｇθ−Ｔ　　ＬＤＤ）があげられる。これ
はＬＤＤｔＡ造に改良を加えたものである。これを第２
図（ｂ）に示す。

また、相補型半導体装置において、寄生サイリスタによ
るラッチアップ効果を抑制する方法として、特開昭６２
−８４５４７号に記載されているように、ソース拡散層
下部に、基板（この場合はウェル）と同じ導電型の高濃
度層を設けた構造があげられる。

これを第２図（ｃ）に示す。

〔発明が解決しようとする問題点〕

上記従来技術において、ゲート長が０．５μｍ以下にな
ってくると、ＬＤＤｉ造では、サイドウオール絶縁膜に
起因したＬＤＤ構造固有のホットキャリア劣化により、
低濃度層の濃度を１０１８０−８以下にすることができ
ず、信頼性が不足し。

かつ、短チヤネル効果も厳しくなる。また、ＩＴ−ＬＤ
Ｄでは、短チヤネル効果が厳しいのと、プロセスが複雑
、不安定であるという間層があった。

本発明の目的は、ゲート長が０．５μｍ以下となっても
、信頼性を損なわずにチャネル効果を抑制し、かつ、プ
ロセスも容易で安定な高信頼度ＭＩＳ型電界効果トラン
ジスタを提供することにある。

本発明の他の目的は、ＭＩＳ型電界効果トランジスタの
ドレイン耐圧を向上させることにある。

〔問題点を解決するための手段〕

上記目的は、断面が四角形であるような単一のゲート電
極を有するＭＩＳ型電界効果トランジスタにおいて、そ
のドレイン、或は、ソース、ドレイン両方が、ゲート電
極下にのみある低濃度の第１の拡散層とそれに接する第
１の拡散層より高濃度の第２の拡散層を有し、さらに、
基板内に第１の拡散層に接するように基板より高濃度で
基板と同じ導電型の第３の埋め込みＮ（いわゆるパンチ
スルーストッパ層）を設けることにより達成され。

また、上記の第２の拡散層をゲート側壁に形成したサイ
ドウオール絶縁膜からゲート電極に達するように形成す
ることにより、達成される。

また、上記能の目的は、ＭＩＳ型電界効果トランジスタ
のソース下部基鈑内部に、ソース下部に基板内多数キャ
リアの引き抜き用低抵抗導電層を設け、かつ、該トラン
ジスタのチャネル下基板内部に、該引き抜き層に接し、
基板より高濃度で基板と同じ導電型の不純物領域を設け
ることにより達成される。

〔作用〕

上記構造のうち、低濃度拡散層は全てゲート電極下にあ
り、サイドウオール絶縁膜下部はより高濃度の拡散層と
なっているため、前述のＬＤＤ構造固有のホットキャリ
ア劣化は起こらず、低濃度拡散層の濃度を１０１δ■″
″３以下にでき、信頼性を大きく向上できる。また、基
板内部にパンチスルーストッパ層があるため、低濃度拡
散層の拡散深さを大きくしても短チヤネル効果は抑制で
きる。

信頼性からは、拡Ｍ層深さは深い程よい６さらに、プロ
セス的に、従来のＩＴ−ＬＤＤ構造形成プロセスに比べ
大幅に簡単化されており、製造歩留り及びコスト低減が
できる。

更に、ＭＩＳ型電界効果トランジスタのドレイン耐圧は
、ｎチャネルの場合、基板電流誘起の寄生バイポーラ効
果によるブレイクダウンで定まっている。これは、ｐｎ
接合のブレイクダウン電圧よりも、低い電圧で上記ブレ
イクダウンが生じることによる。これを、第２図（ｄ）
を用いて説明する。ｎチャネル型の場合、動作中の電流
はソースより電子がドレインに流れ込むことにより生じ
る。この時５　ドレイン近傍の高電界領域で電子が衝突
Ｗ１離を起こし、電子、−正孔対を発生する。これらの
内、電子はドレインに流れ込むが、正孔の大半は基板へ
流れる。ドレイン電圧を上げてゆくことの正孔による基
板電流が増大する。これに伴い、基板自身の抵抗により
、基板内部の電位も上昇し、ついには、基板内ソース近
傍とソース拡散層７とのｐｎ接合が順方向となり、横型
のｎｐｎバイポーラトランジスタが動作し、電流が急激
に増加する。代表的なトランジスタにおけるこの様子を
、第２図（８）に示す、基板電流の増加に応じて、各ゲ
ート電圧でのドレイン耐圧が異っている。

以上のことから従来、このドレイン耐圧を向上させるに
はブレイクダウンの種となる基板電流の発生を減少され
ることが試みられ、第２図（ａ）のような高耐圧構造が
考案されてきた。本発明は、さらに、高耐圧化を実現す
る方法として、基板電流の発生自身を抑制するのではな
く、発生してもブレイクダウンしにくい構造を実現した
ものである。これは、ソース側拡散層下部にギヤリア引
き抜き用の領域２例えば高濃度拡散層（１０”ｃｍ−”
以上）と該トランジスタのチャネル下部に中濃度（例え
ば１０”ｍ−８８度）の基板と同じ導電型の拡散層を設
けることにより、上記寄生バイポーラ効果が起こりにく
くなる。つまり、ドレイン近傍で発生した基板電流は、
直ちにチャネル下部中濃度拡散層を通り、ソース下部高
濃度拡散層により引き抜かれてしまうことによる。この
構造ではＭＯＳトランジスタの寄生バイポーラトランジ
スタのエミッタとベースを短絡に寄生バイポーラトラン
ジスタを動作させないようにしている。これにより、ド
レイン耐圧を、ドレインｐｎ接合耐圧付近まで向上させ
ることができる。この様子を、前述第４図（ｂ）と同様
に、第２図（ｆ）に示す。

また、第２図（ｃ）に示した従来技術の如く。

上記高濃度層のみがソース下部にある場合、チャネル下
部の電位は基板電流で上昇しやすく、上記効果は小さい
。

〔実施例〕

〈実施例１〉 以下に、本発明の詳細な説明する。

第１図に示す本発明の構造は、ＬＤＤ構造の低濃度拡散
層５が全てゲート電極４下にある構造となっており、ホ
ットキャリア効果に対する信頼性は向上する。また、低
濃度拡散Ｍ４はゲート４端からやや深めに形成し、かつ
、ソース、ドレイン間のバンチスルーは基板内部に形成
した高濃度層２により防ぐ。これにより、短チヤネル効
果の防止と共に、ソース、ドレインの拡散層深さを大き
くできるめ、よりホットキャリア効果を低減する事がで
きる。

また、プロセス的にも、従来のＬＤＤ構造形成プロセス
にパンチスルーストッパ用の高濃度層２形成プロセスが
増加するだけでゲート電極の形状は従来の通常構造のま
まである。ただし、従来ＬＤＤと異なるのは、第１図の
構造ではサイドウオール絶縁膜６の厚さが、ソース、ド
レイン高濃度拡散層７の横方向の伸びよりも小さくする
必要があることである。

また、第１図の構造ではパンチスルーストッパ用埋め込
み高濃度ｐ型層２が低濃度ｎ形ドレイン。

ソース拡散層５だけでなく、高濃度ｎ形ドレイン。

ソース拡散層７にも接している。これは、低濃度ｎ膨拡
散層の不純物濃度が、耐ホツトキャリア等から益々低濃
度（１０”ｃｍ″″８以下）になるのに対し、パンチス
ルーストッパ用埋め込みｐ形層は、ゲート長が短かくな
るにつれ高濃度（１０１７ｃｘ−”以上）にしなければ
ならなくなる。従ってゲート長０．５μｍでは埋め込み
ｐ形層２は低濃度ｎ形ドレイン、ソース拡散層５と同程
度の濃度となる。

その結果、低濃度ｎ形ドレイン・ソース拡Ｍ層５は、た
とえ高濃度ｎ形ドレイン・ソース層７を囲むように深く
形成しても、低濃度ｎ形ドレイン。

ソース拡散層の低部は埋め込みｐ型層２によりｐ形にな
るため、実効的な低濃度形ドレイン・ソース拡散層５の
縦方向の深さは浅くなる。ホットキャリア効果抑制から
は、低濃度ｎ膨拡散層５の横方向ののびは大きい方が有
利であり、第１図に示す本発明の構造では、バンチスル
ーを抑制しつつこれを実現している。

また、従来ＬＤＤ構造固有のホットキャリア劣化を防ぐ
には、サイドウオール絶縁膜下に低濃度拡散層があって
はならず、中濃度以上であればよく、本発明による構造
はそのような構造によりホットキャリア劣化を防いでい
る。

〈実施例２〉 第３図に示した実施例は、基板内に形成したパンチスル
ーストッパ層高濃度ｐ型層２が、ソース。

ドレイン７下部のみにある構造である。本実施例では、
第１図に示した第１の実施例の場合よりも、バンチスル
ー抑制効果は多少減少するが、その他の特性が損なわれ
ることはない。本構造では、チャネル部直下の基板不純
物濃度が低いため、　ＭＯＳトランジスタの基板効果定
数が小さなものとなる。

ＬＳＩ内では、トランスファーゲート等、基板バックバ
イアスが印加される所で用いる場合には本実施例の構造
が良い。

〈実施例３〉 また、第４図に示した実施例は低濃度ｎ膨拡散層５が、
高濃度拡散層７の周囲に存在するものである。これは、
パンチスルーストッパ用埋め込みｐ形層２の不純物濃度
が低濃度ｎ膨拡散層５よりも低いか、低濃度ｎ膨拡散層
５の拡散深さよりも埋め込みｐ形層２が基板内に形成さ
れている場合に相当する。ＬＳＩ内でゲート長がやや長
めでも良い所に用いる場合、上記埋め込みｐ形層２は第
１図の実施例の時よりも低濃度で良い事になる。

また、従来ＬＤＤ程、高信頼度を必要としない所では、
低濃度ｎ膨拡散層の濃度を高くすることができ、その結
果第４図の如き構造となる。本実施例では、高濃度ｎ膨
拡散層７の周囲に低濃度ｎ膨拡散層５があるため、接合
容量を小さくし、また接合耐圧を向上することができる
。

〈実施例４〉 次に、第５図に示した実施例は、低濃度ｎ形拡散層５も
高濃度ｎ膨拡散層７と同様にサイドウオール絶縁膜６の
外側から拡散形成したものである。

上記同様信号性向上量が小１さくで良い場合には。

低濃度ｎ形波散層幅の小さな本実施例の様な構造でも良
い０本実施例では、ゲートと拡散層とのオーバーラツプ
容量が低減でき、かつ、実効チャネル長に対し、加工ゲ
ート長を短かくすることができる。

〈実施例５〉 第６図に示した実施例は、第１図に示した実施例におい
て、チャネル領域に浅いｎ形層８を形成してＭＯＳ）−
ランジスタのチャネルを表面型から埋め込み型に変更に
したものである。これにより、表面チャネル型素子より
も、高電流駆動能力でかつ信頼性の高い構造を得ること
ができる。ただし。

埋め込みチャネル型は、短チヤネル効果が厳しい。

このため、第６図では、さらにパンチスルーストッパ用
の第２の埋め込みｐ形層９を形成しである。

なお、また、埋め込みチャネル方式では、パンチスルー
ストッパ用の埋め込みｐ形層は第６図中の２．９をまと
めて１つで形成しても良い。

さらに、第７図に示した実施例は、第１図に示した実施
例において、パンチスルーストッパ用埋め込みｐ形層２
をゲート電ｔｆｉ４形成後に全面に高エネルギー打込み
で形成したもので、ゲート電極４下ではやや浅めに、ソ
ース、ドレイン下ではより内部に形成されている。これ
により、ソース。

ドレインの寄生容量をほとんど増加させずに、前述第１
図の構造の効果を出すことができ非常に良い。

なお、以上述べてきた実施例は、導電型極性を逆にすれ
ば全て、ｎチネヤネル、ｐチャネルトランジタスタに応
用可能である。

〈実施例６〉 次に第８図から第１１図を用いて本発明の他の実施例を
述べる。今まで述べてきた実施例は全て、ソース・ドレ
インが高濃度ｎ膨拡散層と、低濃度ｎ形波散層からでき
ていたが、第８〜１１図の実施例はこの間に中濃度ｎ膨
拡散層を設けたものである。これらの実施例では、高濃
度ｎ形層が。

１０１３ｃｍ−”以上であり、低濃度ｎ形層は１Ｑ１１
１０−８以下であり、中濃度ｎ形層はその中間である。

まず、第８図に示した構造は、第１図に示した実施例に
おいて、高濃度ｎ膨拡散層７をゲート電極より離して形
成し、かつ、サイドウオール絶縁膜６下部からゲート６
端下部に達する中濃度ｎ形拡散Ｍ１０を設けたものであ
る。これにより、ホットキャリアに対する信頼性の向上
だけでなく、ドレイン耐圧（寄生バイポーラ効果、ある
いはドレインｐｎ接合アバランシェによるプレインダウ
ンで定まるドレイン電圧）を向上させることができる。

また、第９図に示した構造は、第８図に実施例における
、高濃度ｎ膨拡散層７もゲート電極４端下部に達するよ
うに形成したものである０本実施例では、第８図の構造
より、ソース、ドレイン寄生抵抗が減少し電流駆動能力
が向上する。

さらに、第１０図に示した構造は、中濃度ｎ膨拡散層１
０を高濃度ｎ膨拡散層７と同様にサイドウオール絶ａ膜
６の外部から形成したもので、中濃度ｎ膨拡散層１０が
高濃度ｎ膨拡散層７の周囲を囲んだ形になっている。こ
の例では中濃度ｎ膨拡散層１０の不純物濃度は、パンチ
スルーストッパ用埋め込みｐ形層２よりも高濃度のため
、第１０図のような形状となる６本実施例では、ソース
。

ドレインの接合容量を少なくすることができる。

最後に第１１図に示した構造は、中、高濃度拡散層形成
用に、それぞれ別のサイドウオール絶縁膜を６，１１と
２回形成したものである。これにより、各サイドウオー
ル絶縁膜の幅を変えることにより、各拡散層深さを変え
ずに、ゲート電極とのオーバーラツプ量、オフセット量
を任意に定めることができる。

〈実施例７〉 最後に、第１２〜１３図を用いて、本発明の代表的な構
造を形成する製造方法の実施例を説明する。

まず、第１２図（ａ）のように、ｐ型シリコン（比抵抗
１０Ω−１）基板表１面にゲート酸化膜３を熱酸化によ
り、１０”〜２５ｎｍ形成し、全面に、閾値電圧設定用
のボロン９を１０１１−１０１８０１″″程度、及び、
パンチスルーストッパ用埋め込み層２形成のため、ボロ
ンを１００〜２５０ＫｅＶのエネルギーで、１０”　〜
１０工’ａｌ−”程度打ち込む、これにより、第１２図
（ａ）の如く、基板内部に一様にパンチスルーストッパ
用高濃度埋め込みＭ２が形成される。

次に、リンドープの多結晶シリコンを２００〜３００ｎ
ｍ形成し、フオエッチングによりパターニングしてゲー
ト電極４を形成する。続いてこのゲート電極をマスクに
リンを５Ｘ１０”〜ｌＸ１０工ｓａ＋＋−”程度打ちこ
み、低濃度のｎ型ソース。

ドレイン拡散層５を形成する。この時、低濃度拡散層５
は、その後のアニールで第１２図（ｂ）のように横方向
には十分伸びる事ができるが、７縦方向は上記埋め込み
９層２があるためそれ以上伸びる事はできない。低濃度
拡散層５の横方向伸びは０．１５〜０．２５μｍ、縦方
向は、０．１〜０．２μｍとなっている。

最後に、第１２図Ｃに示したように、５ｉＯｚ膜を１０
０〜２５０ｎｍ化学気相成長法により堆積後、反応性イ
オンエツチングにより、これを除去し、ゲート電極４の
側壁部に５ｉｆｔのサイドウオール６を形成する。この
時、サイドウオール６の幅は０．１〜０．２μｍとなる
。続いて、ヒ素を５　Ｘ　１０　”ｃｍ−”打ち込みと
その後のアニールで高濃度のｎ型拡散層７を形成する。

この時、高濃度拡散層の横方向伸びは０．１５〜０．２
５μｍとなる。ただし重要な事は、サイドウオール６外
部から形成したこの高濃度拡散層７の拡散端が、ゲート
電極４直下に致達するようにすることである。

これは、高濃度拡散Ｍ７と横方向伸びとサイドウオール
絶縁膜６の幅を１１４ｍしてやればよく、マスクの増大
なしに、自己整合的に形成できる。本構造は、第１図の
実施例と同じものである。

また、第１３図に示した実施例は、第１２図の実施例に
おけるパンチスルストッパ用のｐ型窩濃度層２を、ゲー
ト電極形成前ではなく形成後（第１３図ａ、ｂ）に全面
に２００〜１０００ＫｅＶの高エネルギーでボロンを打
ち込んで形成したちので、第１３図（ｃ）のように、ゲ
ート電極４下部では、パンチスルーストッパ用としてや
や浅めに。

ソース、ドレイン拡散層下部では、より基板内部に形成
さける。第１３図の実施例では、ソース。

ドレイン拡散層の寄生容量を低減できる。また。

ｐ型埋め込み層２は、第１３図中では、サイドウオール
絶縁膜形成後に形成しているが、ゲート電極形成直後で
も良い。

なお、上記実施例は、ｎチャネルＭＯ３ＦＥＴについて
の製造方法を述べてきたが、導電型を逆にすることによ
り、ｐチャネルにも応用可能である。また、ゲート電極
は、多結晶シリコンだけでなく、その上に金属、あるい
は金属シリサイド層を被膜したポリサイドゲート、また
は、金属ゲートでも良く、配線抵抗をより小さくできる
。

〈実施例８〉 以下に本発明の実施例を第５図から第１０図を用いて説
明する。

第１５図に示した実施例は、第１４図の実施例の製造工
程の概略を示したものである。

まず、第１５図（ａ）の如く、ｐ十型１０Ω■程度のシ
リコン基板１に、ゲート酸化膜３を１０〜２０ｎｍ形成
し、ボロンを高エネルギー（１００〜２００　ＫａＶ）
で１０　”　〜５　Ｘ　１０１２１ａｎ−”、及び低エ
ネルギー（５〜２０ＫｅＶ）で ＩＱ１１〜’１０”Ｃａ１−”程度打込み、熱処理を行
う。

この時、高エネルギー打込み層２は、パンチスルースト
ッパ用であり、低エネルギー打込み層８は、閾値電圧制
御用である。

次に第１５図（ｂ）の如く、多結晶シリコン膜４を２０
０〜３００ｎｍ、及びシリコン酸化膜１６を１００〜３
００ｎｍ被膜後、これら２層をいっしょにフォトエツチ
ングでパターニングし。

ゲート電極４を形成する。その後、第１５図（ｃ）の如
くこのゲート電極４をマスクに、ヒ素をＩＱＩＩＩ〜１
０１３ｃｍ−”程度打込み、ｎ÷拡散層７を形成する。

そして、第１５図（ｄ）の如く、レジストを１μｍ程度
被膜後、フォトリソグラフィーでソース拡散層に開口部
を設け、ボロンを１００〜２００Ｋ　ｅ　Ｖ　（７）高
エネルギーテ１０１４〜１ｘ１０１１ｓａｍ−８程度打
込み、ｐ中波散層１０をソースｎ中層７に接するように
形成する。レジスト除去後は、通従の ＭＯＳプロセスと全く同じで良い。

本構造では、基板内全面にパンチスルーストッパ用２層
２があるため、短チヤネル効果が抑制できるのと、さら
に、ドレイン近傍で発生した正孔は直ちに、このｐｍ２
に流れ込み、ソース側の引き抜き用ｐ中層１０を経由し
、ソースｎ十拡散層に達することになる。このため、本
実施例では、パンチスルー抑制とドレイン耐圧の向上を
同時に実現している。なお、高濃度ｐ中波散層１０はソ
ース・ドレインｎ十拡散層の形成する前に形成してもよ
い。

また、上記引き抜き層１０は低抵抗導電材であれば良い
ため、Ｐ中波散層だけでなく、金属あるいは金属硅化合
物でもよい。

〈実施例９〉 第１６図に示した実施例は、第１５図の構造でドレイン
構造自身をシングルドレイン構造から、ＬＤ０４１１造
にしたものである。即ち、ゲート電極４の側壁に絶縁膜
によるサイドウオールスペーサ６を形成し、その下部に
は低濃度ドレインｎ影領域５が形成されている。ドレイ
ン下部にはパンチスルストッパｐ形層２と埋め込み引き
抜き層１０が存在する。これにより、ドレインブレイク
ダウン耐圧だけでなく、ホットキャリヤに起因する長期
的な信頼性をも向上させたものである。

また、第１７図に示した実施例も上記第１６図の構造と
同様に、ドレイン構造を二重ドレイン化し高信頼度化し
たものである。だたし、第１７図では低濃度ドレインｎ
−拡散Ｍ５はゲート端から拡散形成しているが、ｎ中波
散層７はサイドウオール絶縁膜６端から形成しておりゲ
ート電極下部にも拡散層端が達している。また、基板内
部にパンチスルーストッパＭ２があるため、基板内部の
ｎ−層は打ち消され図のような構造となっている。

効果は第１６図と同様である。

〈実施例１０〉 また、第１８図、及び第１９図に示した実施例は、埋め
込み引き抜き層とソースとの接続に関する他の実施例を
示したものである。引き抜き層はｐ十埋め込み層の場合
であり、第１６図と同じものである。

まず、第１８図に示した構造は、ソース拡散層側のみ、
埋め込みｐ中層１０に達する埋め込み電極１１を形成し
たものである。この埋め込み電極１１は低抵抗材料であ
れば多結晶シリコン、金属等信でもよい。形成法として
は、層間絶縁膜を被膜後、コンタクトホール形成時にソ
ース側のみシリコン基板に溝を形成すればよい。後は、
アルミニウム配線を直接形成するか、別の埋め込み電極
を形成すればよい。

次に、第１９図は、ソース側拡散層のｎ中層７とは別に
、埋め込みｐ中層１３と基板表面を接続するｐ中層１２
を形成したもので、外部とは、このｐ中層１２ソースｎ
十層とアルミニウム配線等とを接続すればよい、なお、
第８，１９図に示した実施例では、埋め込みｐ中層１０
．１３の接続部を別に形成しているため、ソース用ｎ中
層７とこのｐ中層１３が必がしも接している必要はない
。

なお、上記実施例では全てｎチャネルトランジスタにつ
いてのみ示して来たが、将来の微細なｐチャネルトラン
ジスタにおいても、上記不純物領域の導電型を逆にする
ことにより実現できる。

〈実施例１１〉 最後に本発明を相補型半導体装置に応用した実施例を第
２０図を用いて説明する。

第２０図（ａ）は、相補型半導体装置において、例とし
てｎチャネル及びｐチャネルトランジスタを各々３個ず
つ配置したものである。２３がｎウェルでその中にｐチ
ャネルトルランジスタが、そして２２がｎウェルで逆に
ｐチャネルトランジスタが形成されている。この図では
、各トランジスタを同じ向きに並べ共通のソース側拡散
層下部にまとめて、ｎチャネル側にはｐ＋埋め込みｙＷ
Ｊ２．　Ｏ。

ｐチャネル側にはｎ÷埋め込み層２１が形成しである。

第２０図（ａ）中のＡＡ’における断面図を同図（ｂ）
に示す、このように、埋め込み層はまとめて大きく形成
すれば良い。これにより、ドレイン耐圧の向上だけでな
く相補型半導装置固有のラッチシップ現象をも抑制可能
である。

〔発明の効果〕

本発明によれば、従来のＬＤＤ構造において生じる固有
のホットキャリア効果が起こらず、短チヤネル効果をも
抑制できる。このため、将来のＵ　Ｌ　Ｓ　Ｉ　　（Ｕ
ｌｔｒａ　Ｌａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔ
ｉｏｎ）の基本デバイスとして非常に有効である６ また、本発明によれば、従来のＬＤＤ構造のような、ド
レイン構造の改良以上に、ドレインブレイクダウン耐圧
を向上させることができるにのため、サブミクロン技術
を用いたＵ　Ｌ　Ｓ　Ｉ　（ＵｌｔｒａＬａｒｇｅ　５
ｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）の基本デバイスと
して非常に有効である。

【図面の簡単な説明】

第１図は本発明の実施例を示す構造の断面図、第２図は
（ａ）〜（ｃ）は従来構造の断面図、第２図（ｄ）〜（
ｆ）は寄生バイポーラ効果によるブレイクダウンのメカ
ニズムを示した図と、本発明構造と従来構造の代表的な
Ｉ　−Ｖ特性を示す図、第３〜１１図は本発明の実施例
を示す構造の断面図、第１２〜１３図は本発明の構造を
形成する製造工程の実施例を示した断面図、第１４図〜
第２０図は本発明の他の実施例を示す図である。 １・・・半導体基板、２・・・埋め込み高濃度層、３・
・・ゲート絶縁膜、４・・・ゲート電極、５・・・低濃
度拡散層、６．１１・・・サイドウオール絶縁膜、７′
高濃度拡散層、１０・・・中濃度拡散層。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板上に形成され、断面形状が四
   角形の単一のゲート電極を有するＭＩＳ型電界効果トラ
   ンジスタにおいて、そのソース、ドレイン、もしくはド
   レインの一方が、ゲート電極下のみに存在する低濃度の
   第２導電型の第１半導体領域と、それに接し、ゲート電
   極下からゲート電極外部に達する第２導電型で第１半導
   体領域よりも高濃度の第２半導体領域を有し、かつ、基
   板内部に少なくとも該第１半導体領域に接する第１導電
   型で半導体基板より高濃度の第３半導体領域を有するこ
   とを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   第２半導体領域の不純物濃度が１０＾１＾９ｃｍ＾−＾
   ３以上の高濃度であることを特徴とする半導体装置。 ３、特許請求の範囲第２項記載の半導体装置において、
   第１半導体領域の拡散深さが第２半導体領域に拡散深さ
   以上であることを特徴とする半導体装置。 ４、特許請求の範囲第１項記載の半導体装置において、
   該第２半導体領域に接し、第２導電型で第２半導体領域
   よりも高濃度の第４半導体領域を有することを特徴とす
   る半導体装置。 ５、特許請求の範囲第４項記載の半導体装置において、
   第１半導体領域の濃度が１０＾１＾３ｃｍ＾−＾３以下
   であり、第２半導体領域が１０＾１＾３ｃｍ＾−＾３以
   上で１０＾２＾０ｃｍ＾−＾３以下であることを特徴と
   する半導体装置。 ６、特許請求の範囲第５項記載の半導体装置において、
   第４半導体領域が、ゲート電極直下にはないことを特徴
   とする半導体装置。 ７、特許請求の範囲第６項記載の半導体装置において、
   第１半導体領域の拡散深さが、第２半導体領域の拡散深
   さ以上であることを特徴とする半導体装置。 ８、第１導電型半導体基板上に形成されたＭＩＳ型電界
   効果トランジスタにおいて、そのソース下部に、基板内
   過剰多数キャリア引き抜き用の第１の導電領域が存在し
   、かつ、該トランジスタのチャネル下部に存在し、ソー
   ス、ドレインと上記第１の導電領域に接する基板より高
   濃度で第１導電型の第２の不純物領域があることを特徴
   とする半導体装置。 ９、特許請求の範囲第８項記載の半導体装置において、
   該第１導電領域が、該ソースに接し、第１導電型で基板
   及び第２不純物領域より高濃度の不純物領域であること
   を特徴とする半導体装置。 １０、特許請求の範囲第９項記載の半導体装置において
   、該ソース、ドレインの少なくとも一方が、一部がゲー
   ト電極下にある第２導電型の低濃度の第３不純物領域と
   、該第３不純物領域に接する第２導電、型で第３不純物
   領域より高濃度の第４不純物領域を有することを特徴と
   する半導体装置。 １１、半導体基板表面にＭＩＳ型電界効果トランジスタ
   を形成する製造方法において、ゲート電極形成前、或は
   後に、基板と同じ導電型の不純物を基板内部にイオン打
   込し、第３半導体領域を形成する工程と、ゲート電極を
   形成後、ゲート電極をマスクにソース、ドレイン用低濃
   度の第１半導体領域を形成し、その後ゲート電極の側壁
   にサイドウォール絶縁膜を形成し、さらにゲート電極と
   サイドウォール絶縁膜をマスクに第１半導体領域よりも
   不純物濃度が高く、ゲート電極直下にまで達する第２の
   半導体領域を形成する工程を含むことを特徴とする半導
   体装置の製造方法。