JPH0465575B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はスクランブラ回路／デスクランブラ回
路を一体化したエラステイツクメモリ回路に関す
るものである。

（従来の技術） 従来の双方向のデイジタル通信を時分割方向制
御伝送方式で実現する通信システムのブロツク図
を第２図に示す（例えば、「やさしいデイジタル
伝送」電気通信協会、P171−175）。同図におい
て、１は局等のマスタ側装置、２は端末等のスレ
ーブ側装置、３乃至６はエラステイツク（バツフ
ア）メモリ、７，８はスクランブラ回路、９，１
０はデスクランブラ回路、１１，１２はバースト
同期制御回路、１３，１４は方向制御スイツチ、
１５はケーブル、１６はマスタ側のデータ入力端
子、１７はタイミング入力端子、１８はマスタ側
のデータ出力端子、１９はスレーブ側のデータ出
力端子、２０はスレーブ側のデータ入力端子であ
る。

マスタ側装置１からスレーブ側装置２への信号
送出は、マスタ側のデータ入力端子１６からの連
続的な送信パルス列をエラステイツクメモリ３に
一旦蓄積する。その後、バースト周期制御回路１
１の制御により、バースト周期と呼ばれる一定周
期毎に２倍以上の速度で、エラステイツクメモリ
３より読み出して、バースト状のパルス列（以下
バースト信号と称す）に変換し（時間軸圧縮）、
後述するスクランブラ回路７、及び方向制御スイ
ツチ１３を介してケーブル１５へ送出する。スレ
ーブ側装置２では、後述するデスクランブラ回路
１０を介してバースト信号をエラステイツクメモ
リ５へ一旦蓄積した後、連続信号として読み出し
てスレーブ側のデータ出力端子１９へ出力する
（時間軸伸長）。同様にスレーブ側のデータ入力端
子２０からマスタ側装置１への信号送出は、マス
タ側装置１からのバースト信号とバースト信号の
間の空き時間即ち、時間軸圧縮により生じた空き
時間を利用して同様な操作を行う。この時、伝送
路上で論理値“０”符号が長く連続すると受信側
でタイミングを消失し、データを正しく受信でき
なくなるため、送信データにはスクランブラ回路
７，８を設けてあり、マスタ側装置１及びスレー
ブ側装置２の受信側には通常のデータ信号に戻す
ために該デスクランブラ回路９，１０を設けてあ
る。

スクランブラ回路７，８及びデスクランブラ回
路９，１０の構成例として、スクランブラ回路と
デスクランブラ回路が同形となるリセツト形のも
のを第３図に示す（例えば、電気通信学会編「有
線通信工学」コロナ社、P251−252）。同図にお
いて、２１ａ〜２１ｅはシフトレジスタ回路、２
２ａ，２２ｂは排他的論理和回路、２３はデータ
入力端子、２４はデータ出力端子、２５はリセツ
ト入力端子である。排他的論理和回路２２ａと５
段の帰還形のシフトレジスタ２１ａ〜２１ｅによ
りスクランブルパターンが作成される。

スクランブラ回路の場合には、データ入力端子
２３から入力され原パルス列と、排他的論理和回
路２２ａの出力との排他的論理和演算を排他的論
理和回路２２ｂで行うことによつて、スクランブ
ルされたパルス列をデータ出力端子２４に得るこ
とができる。又、デスクランブラ回路の場合に
は、データ入力端子２３から入力され、スクラン
ブルされたパルス列と排他的論理和回路２２ａの
出力の排他的論理和演算を行うことによつて、原
パルス列をデータ出力端子２４に得ることができ
る。排他的論理和回路２２ａの出力論理値（スク
ランブルパターン）の例を第４図に示す。同図は
31個の論理値から成るパターン例を示すものであ
る。なおシフトレジスタ回路２１ａ〜２１ｅには
リセツト入力端子２５が接続されており、バース
ト毎にリセツトされて初期論理値が設定されるも
のとする。本例の場合の初期論理値は、シストレ
ジスタ回路２１ａ〜２１ｅの左より“01101”と
する。

従つて、第２図のシステムでは、マスタ側装置
１からスレーブ側装置２への送出時には、前述の
バースト信号はスクランブラ回路７でランダム化
された後、マスタ側装置１よりスレーブ側装置２
へ送出され、ランダム化されたバースト信号を受
信したスレーブ側装置２では、デスクランブラ回
路１０で元のデータ信号に復元した後、前述の時
間軸伸長が行われる。スレーブ側装置２からマス
タ側装置１への送出時にも、同様に、スクランブ
ラ回路８、デスクランブラ回路９でランダム化及
び復号化が行われる。

（発明が解決しようとする問題点） しかしながら、前記構成の通信システムでは、
エラステイツクメモリ回路、スクランブラ回路、
デスクランブラ回路がそれぞれ別々に構成されて
いるため、回路規模が大きく、LSI化する場合に
も不利となる問題点があつた。

本発明は、以上述べた問題点を解決し、簡単な
ハードウエアで実現できるスクランブラ回路を一
体化したエラステイツクメモリ回路を提供するこ
とを目的とする。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、読み出
し速度を変化させることにより、時間軸圧縮及び
時間軸伸長を行うエラステイツクメモリ回路にお
いて、１ビツト容量の複数のメモリセルから成る
エラステイツクメモリと、前記メモリセルの入力
側又は出力側にスクランブルパターンに対応して
設けられシリアルデイジタルデータの極性を反転
させる反転手段とを具備するものである。

（作用） 本発明の技術的手段は次のように作用する。反
転手段（インバータ）がスクランブルパターンに
対応して各メモリセルの出力側に設けられた場合
には、例えば、スクランブルパターンが“１”を
示すときには当該メモリセルの出力側に反転手段
が設けられ、スクランブルパターンが“０”を示
すときには反転手段は設けられないので、各メモ
リセルからデータが読み出される際に、データ
は、反転手段によつてスクランブル（ランダム
化）されて出力されることになる。また、このエ
ラステイツクメモリ回路をデスクランブラ回路と
して使用する場合にはスクランブルされたデータ
が各メモリセルに順次書き込まれるので、これら
のデータを順次読み出すときに、反転手段によつ
て、反転されたデータの極性が、もう一度反転さ
れるので、元のデータ信号に復元されたことにな
る。

一方、反転手段がスクランブルパターンに対応
して各メモリセルの入力側に設けられた場合に
は、各メモリセルに順次書き込まれる際に反転手
段によつて、スクランブル又はデスクランブルさ
れる。

従つて、スクランブルパターンに対応して反転
手段をメモリセルの入力側又は出力側に設けるこ
とにより、スクランブラ（又はデスクランブラ）
機能がエラステイツクメモリ回路に得られるの
で、前記従来技術の問題点が解決できるのであ
る。

（実施例） 第１図ａは本発明の第１の実施例を示すエラス
テイツクメモリ回路の構成図である。同図におい
て、３０はエラステイツクメモリで、容量が１ビ
ツトのメモリセル31個から成る（以下、このメモ
リセルを第１のメモリ３０ａ乃至第31メモリ３０
ｆと称する）。３１は第１メモリ３０ａ乃至第31
メモリ３０ｆにデータを供給するデータ入力端
子、３２は書き込みクロツク入力端子、３３は書
き込みクロツクをカウントする書き込みカウン
タ、３４は第１メモリ３０ａ乃至第31メモリ３０
ｆに対応して設けられ書き込みカウンタ３３の出
力をデコードするアドレスデコーダ回路、３５は
読み出しクロツク入力端子、３６は読み出しクロ
ツクをカウントする読み出しカウンタ、３７は読
み出しカウンタ３６の出力に基づいて、第１メモ
リ３０ａ乃至第31メモリ３０ｆの出力を選択する
データセレクタ回路、３８はデータセレクタ回路
３７で選択されたデータを出力するデータ出力端
子、３９は第１メモリ３０ａ乃至第31メモリ３０
ｆの出力とデータセレクタ回路３７の入力との間
にスクランブルパターンに対応して設けられるイ
ンバータである。本実施例では、インバータ３９
は第３図のスクランブルパターンに対応して設け
られており、スクランブルパターンが“１”を示
す場合、即ち第３メモリ３０ｃ、第４メモリ３０
ｄ，…、第30メモリ３０ｅの出力にはインバータ
３９が設けられ、スクランブルパターン“０”を
示す場合、即ち第１メモリ３０ａ、第２メモリ３
０ｂ，…、第31メモリ３０ｆの出力はデータセレ
クタ回路３７の入力に直接接続される。

次に第１の実施例の動作を説明する。

書き込みクロツク入力端子３２よりクロツク信
号を入力することによつて書き込みアドレスカウ
ンタ３３はカウントアツプし、そのカウント結果
に従つて、アドレスデコーダ回路２８によつてデ
コードされた信号はメモリのデータラツチ信号と
して使われる。従つて、データ入力端子３１に入
力されたシリアルデータは、アドレスデコーダ回
路３４よりデータラツチ信号が与えられた第１メ
モリ３０ａ乃至第31メモリ３０ｆのうちの１つに
書き込まれる。即ちデータラツチ信号に従つて、
入力データが各メモリに順次書き込まれる。この
ようにして、エラステイツクメモリ３０に書き込
まれたデータの読み出しは、まず、読み出しクロ
ツク入力端子３５に与えられた読み出しクロツク
が、読み出しカウンタ３６により、カウントアツ
プされる。このカウント結果に基づいて、データ
セレクタ回路３７により第１メモリ３０ａ乃至第
31メモリ３０ｆの出力が選択され、選択結果のデ
ータがデータ出力端子３８へ出力される。このと
き、スクランブルパターンに対応して設けられた
インバータ３９によりランダム化が行われる。即
ち、第１メモリ３０ａ、第２メモリ３０ｂ，…、
第31メモリ３０ｆの出力がデータセレクタ回路３
７に直接入力され、第３メモリ３０ｃ、第４メモ
リ３０ｄ，…、第30メモリ３０ｅの出力は、デー
タセレクタ回路３７に対してインバータ３９に介
して論理的に反転した信号として入力される。例
えば、データ入力端子３１より入力されるデータ
信号が、すべて論理値“１”の場合には、第１メ
モリ３０ａからは、“１”、第２メモリ３０ｂから
は“１”、第３メモリ３０ｃからは“０”、第４メ
モリ３０ｄからは“０”，…、第30メモリ３０ｅ
からは“０”、第31メモリ３０ｆからは“１”が
それぞれ出力されて、ちようど第４図に示すスク
ランブルパターンと入力データ信号とを排他的論
理和演算を行つた場合と同じデータがメモリから
出力されることとなる。つまり、従来技術による
スクランブラ回路を使用した場合のデータと同じ
ものがデータ出力端子３８に得られることにな
る。

同様に、デスクランブラ回路の場合について説
明する。例えば送信データがすべて論理値“０”
の場合、データ入力端子３１に得られるデータの
論理値は、第４図に示すスクランブルパターンと
同じになる。第１メモリ３０ａからは“０”、第
２メモリ３０ｂからは“０”、第３メモリ３０ｃ
からは“１”、第４メモリ３０ｄからは“１”，
…、第３０メモリ３０ｅからは“１”、第31メモ
リ３０ｆからは“０”が出力されることになる
が、第１メモリ３０ａ、第２メモリ３０ｂ，…、
第31メモリ３０ｅがデータセレクタ回路３７に直
接入力され、第３メモリ３０ｃ、第４メモリ３０
ｄ，…、第30メモリ３０ｅがインバータ３９を介
して論理的に反転した信号が出力されるので、各
メモリから読み出されるデータはすべて論理値
“０”となり、通常のデータ信号に戻りデータ出
力端子３８に得られる。

第１図ｂは本発明の第２の実施例を示すエラス
テイツクメモリ回路の構成図である。同図におい
て、第１図ａと同一の参照符号は同一性のある構
成要素を示す。第１の実施例では、インバータ３
９をスクランブルパターンに対応して第１メモリ
３０ａ乃至第31メモリ３０ｆの出力側に設けた
が、本実施例では、インバータ３９ａをスクラン
ブルパターンに対応して第１メモリ３０ａ乃至第
31メモリ３０ｆの入力側に設けている。即ち、ス
クランブルパターンが“１”を示す場合には、当
該メモリの入力がインバータ３９ａを介してデー
タ入力端子３１に接続され、スクランブルパター
ンが“０”を示す場合には、当該メモリの入力が
データ入力端子３１に直接接続される。

次に第２の実施例の動作を説明する。書き込み
時には第１の実施例の場合と同様に、アドレスデ
コーダ回路３４から出力されるデータラツチ信号
に従つて、データ入力端子３１からのデータが第
１メモリ３０ａ乃至第31メモリ３０ｆに順次選択
されて書き込まれる。この際、スクランブルパタ
ーンに対応して設けられたインバータ３９ａによ
りランダム化が行われる。即ち、第１メモリ３０
ａ、第２メモリ３０ｂ，…、第31メモリ３０ｅが
前記データ入力端子３１より直接入力され、第３
メモリ３０ｃ、第４メモリ３０ｄ，…、第30メモ
リ３０ｆが、インバータ３９ａを介して論理的に
反転した信号が入力される。従つて、例えばデー
タ入力端子３１より入力されるデータ信号が、す
べて論理値“１”の場合には、第１メモリ３０ａ
には“１”、第２メモリ３０ｂには“１”、第３メ
モリ３０ｃには“０”、第４メモリ３０ｄには
“０”，…、第30メモリ３０ｅには“０”、第31メ
モリ３０ｆには“１”が入力されて、ちようど第
４図に示すスクランブルパターンと入力データ信
号とを排他的論理和演算を行つた場合と同じデー
タがメモリに書き込まれることとなる。従つて、
従来技術によるスクランブラ回路を使用した場合
のデータと同じものが、データセレクタ回路３７
により各メモリからデータを読み出すことによ
り、データ出力端子３８に得られることになる。

同様にデスクランブラ回路の場合について説明
する。例えば送信データがすべて論理値“０”の
場合、データ入力端子３１に得られるデータの論
理値は、第４図に示すスクランブルパターンと同
じになる。第１メモリ３０ａには“０”、第２メ
モリ３０ｂには“０”、第３メモリ３０ｃには
“１”、第４メモリ３０ｄには“１”，…、第30メ
モリ３０ｅには“１”、第31メモリ３０ｆには
“０”が入力されることになるが、第１メモリ３
０ａ、第２メモリ３０ｂ，…、第31メモリ３０ｆ
がデータ入力端子３１より直接入力され、第３メ
モリ３０ｃ、第４メモリ３０ｄ，…、第30メモリ
３０ｅがインバータ３９ａを介して論理的に反転
した信号が入力されているので、各メモリに書き
込まれるデータはすべて論理値“０”となる。従
つて、各メモリからの読み出しデータは通常のデ
ータ信号に戻つてデータ出力端子３８に得られ
る。

以上のように、第１及び第２の実施例によれば
エラステイツクメモリ回路とスクランブラ回路を
エラステイツクメモリ回路の回路規模をほとんど
変えることなく一体化したので、大幅な回路削減
ができ、LSI化する場合にも有利である。

（発明の効果） 以上詳細に説明したように、本発明によれば、
各メモリセルの入力側又は出力側にスクランブル
パターンに対応して反転手段を設けることによ
り、通常のエラステイツクメモリ回路にスクラン
ブル機能が得られるので、大幅な回路削減ができ
ると共にLSI化が容易となる。

【図面の簡単な説明】

第１図ａ，ｂはそれぞれ本発明の第１の実施
例、第２の実施例を示すエラステイツクメモリ回
路の構成図、第２図は従来の通信システムの構成
図、第３図は従来のスクランブラ／デスクランブ
ラ回路の構成図、第４図はスクランブルパターン
例を示す図である。 ３０…エラステイツクメモリ、３０ａ〜３０ｆ
…メモリ（メモリセル）、３１…データ入力端子、
３２…書き込みクロツク入力端子、３３…書き込
みカウンタ、３４…アドレスデコーダ、３５…読
み出しクロツク入力端子、３６…読み出しカウン
タ、３７…データセレクタ回路、３８…データ出
力端子、３９，３９ａ…インバータ。

Claims (1)

1. 【特許請求の範囲】 １ 読み出し速度を変化させることにより、時間
   軸圧縮及び時間軸伸長を行うエラステイツクメモ
   リ回路において、 １ビツト容量の複数のメモリセルから成るエラ
   ステイツクメモリと、 前記メモリセルの入力側又は出力側にスクラン
   ブルパターンに対応して設けられシリアルデイジ
   タルデータの極性を反転させる反転手段とを具備
   することを特徴とするスクランブラ機能付きエラ
   ステイツクメモリ回路。