JPH0465632B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は電源装置に係り、特に、スイツチン
グレギユレータやDC／DCコンバータ等の電源装
置に用いられるパワートランジスタの駆動回路に
関する。 安定化電源は所定の負荷に対して単一または複
数の直流定電圧を発生する。一般に用いられる簡
単な構成のシリーズレギユレータまたはシヤント
レギユレータは、かなり効率の悪いレギユレータ
である。高電流領域まで、順方向電圧降下の低い
トランジスタが使用可能であり、これらのシリー
ズレギユレータやシヤントレギユレータはキロワ
ツトの電力まで使われる。 効率の高い電源としてはスイツチングモード電
源装置がある。一例として、スイチングレギユレ
ータは入力電力を周期的にリアクテイブな電力保
持素子へ供給する高効率なスイツチング素子を含
むことにより高効率を実現する。電力保持素子は
負荷に比較的一定な電力を供給する。入力と所望
の出力間の電圧差を電力消費素子で吸収する代わ
りに、低インピーダンスのトランジスタスイツチ
が入出力端間で周期的にオン、オフされる。スイ
ツチの出力電圧は０から入力電圧までの間で変化
する。リアクテイブ電力保持素子は、入力電力の
平均値または直流値を出力する。 DC／DCコンバータは１つの直流電圧値を他の
直流電圧値へ効率よく変換する直流変圧器として
働く。DC／DCコンバータはスイツチングモー
ド・パワートランジスタを用いて入力直流電圧を
交流的に矩形波電圧に変形し、さらにこの矩形波
電圧の振幅を変圧器の巻線比によつて変える。変
圧器の出力矩形波電圧が整流平滑され、通常は入
力直流値とは異なる直流電圧とされる。 このような従来の電源装置としては、米国特許
第3040183号（Fransworth）の第１図、米国特許
第3076135号（Fransworth et al）の第１図、米
国特許第3174094号（Fransworth et al）の第１
図、米国特許第3569818号（Fransworth et al）
の第１図、米国特許第4069449号（Fransworth）
の第１図等に見られる装置がある。また、
Switching and Linearly Power Supply、
Power Converter Design（by Abraham I.
Pressman、Hayden Book Company、1977）の
P321〜325にも同様に装置が開示されている。 スイツチングレギユレータとDC／DCコンバー
タのいずれにしても、パワートランジスタは仕様
に応じて要求される特別なターンオン、ターンオ
フ波形を実現するためのベース駆動回路が必要で
ある。バイポーラのパワートランジスタのベース
駆動回路は次の三つ特性が要求される。 (1) 安定したオン時の定常（DC）ベース駆動電
流は最も高い定常コレクタ電流負荷に対しても
トランジスタを飽和状態に保つように設定され
なければならない、しかしながら、このベース
駆動電流は最悪の条件において、異常に増加す
ることを防止されなければならない。 (2) ターンオン時にベース駆動電流は定常値より
もかなり高い値になされなければならない。す
なわち、ベース駆動電流はパルス波形が要求さ
れる。このパルス波形は数秒持続され、コレク
タの回路容量と他の過渡的なコレクタ負荷を充
電するために必要なコレクタ電流を生じる。ス
イツチングトランジスタにおいて、ベース電流
とコレクタ電流の関係は次式で与えられる。 I_C＝（β_S）（I_B） ここで、I_Cはコレクタ電流、β_Sは飽和電流増
幅率、I_Bは順方向ベース電流である。 (3) ターンオフ時にスイツチングトランジスタの
ベース・エミツタ間電圧はその一部が極性反転
され、トランジスタ最小スイツチングタイムが
保証されなければならない。 従来の単純な駆動回路は(1)の要求、すなわち、
高定常ベース駆動電流は満たすが、ベース駆動パ
ルスや最適なスイツチング動作のためのベース・
エミツタ間電圧の逆バイアスという(2)、(3)の要求
はいずれも満足しない。(2)、(3)の要求を満たすよ
うなベース駆動回路は従来においては、高価でか
つ大型である。 逆バイアスを発生するベース駆動回路の従来例
として、磁気誘導係数の低い結合変圧器を用いた
ものがある。この変圧器のコアがオン時には駆動
源からの電力を吸収し、オフ時にはそれを消費す
ることにより、高速のターンオフのための逆バイ
アスが得られる。 しかしながら、このような結合変圧器を用いた
逆バイアス回路には次のような欠点がある。結合
変圧器は一定のデユーテイ比をもつた矩形波また
は正弦波が入力されたときに最も効率よく動作す
る。コアを非対称的な波形でリセツトするのはよ
り複雑な回路が必要である。しかしながら、入力
電圧と負荷電圧とに応じてベース駆動信号の周期
が変えられるスイツチングレギユレータにおいて
は、非対称的な波形が好ましい。 結合変圧器を用いた逆バイアス回路の第２の欠
点は、オン時あるいはオフ時の定常ベース駆動信
号は複雑な二相回路を用いなくては結合変圧器を
介してスイツチングトランジスタに供給できない
ことである。この欠点は、スイツチングトランジ
スタを一定の期間オンまたはオフに保つ必要があ
る定電圧源に対して、特に、好ましくない。 第３の欠点は結合変圧器は高価であるというこ
とである。 この発明の上述した事情に対処すべくなされた
もので、広範囲の負荷に対して安定的なベース駆
動電流を供給するとともに、素早いスイツチング
を可能とするスイツチングレギユレータ等の電源
装置に用いられるパワートランジスタのベース駆
動回路の改良をその目的とする。 この発明によれば、パワートランジスタＱ９の
コレクタ電圧（負荷電圧）を検出し、検出電圧と
基準電圧との大小関係に応じてパワートランジス
タＱ９のベースに順方向、あるいは逆方向駆動電
圧を供給する電源装置において、２つ、またはそ
れ以上のスイツチングトランジスタＱ１，Ｑ３、
およびその他の回路要素をベース駆動回路１０に
付加することにより、広範囲の負荷に対して安定
的なベース駆動電流を供給するとともに、素早い
スイツチングを可能とすることを特徴とする。第
１のスイツチングトランジスタＱ３はパワートラ
ンジスタＱ９のベース回路に接続される。第１の
スイツチングトランジスタＱ３がオンされると、
順方向ベース電流パルスと同様に定常ベース電流
が発生される。パワートランジスタＱ９のベース
駆動電流の向きを反転させるために、パワートラ
ンジスタＱ９のベース・エミツタ間電圧の極性を
反転する第２のスイツチングトランジスタＱ１も
設けられる。 以下、図面を参照してこの発明による電源装置
の一実施例を説明する。第１図ないし第４図はそ
れぞれ第１ないし第４実施例のベース駆動回路を
示す。後述するように、各実施例はスイツチング
トランジスタのベースに順方向バイアスを与える
第１スイツチングトランジスタと、スイツチング
トランジスタのベースに逆方向バイアスを与える
第２スイツチングトランジスタを有する。大部分
の実施例は線間電圧やその他の要素の変動の影響
を最小とするための定電流回路を有する。 第１図において、パワートランジスタの駆動回
路１０は動作環境においては安定化されていない
入力電圧線VLにエミツタが接続されたダーリン
トン接続パワートランジスタＱ９（以下、トラン
ジスタとはバイポーラトランジスタを指す）を含
む。抵抗Ｒ９がトランジスタＱ９のベースと入力
電圧線VLの間に接続される。抵抗Ｒ９は抵抗Ｒ
１２，Ｒ１３と並列であり、トランジスタＱ９に
対するオフ時に定常バイアスを発生する。パワー
トランジスタＱ９の出力はダイオードCR９とイ
ンダクタＬ９との接続点に生じる。インダクタＬ
９はパワートランジスタＱ９の出力を積分する。
ダイオードCR９はフライバツクダイオードとし
て働き、トランジスタＱ９がオフのときインダク
タＬ９のための導通路を形成する。キヤパシタＣ
２０と負荷抵抗Ｒ２０がインダクタＬ９と接地間
に接続される。キヤパシタＣ２０は負荷RLとイ
ンダクタＬ９との高周波減結合を実現する。 電圧センス回路１６とコンパレータ１８はこの
発明の要旨に係わるものではないが、スイツチン
グレギユレータの一般的な構成要件であるので、
第１図にブロツク図で示す。電圧センス回路１６
とコンパレータ１８の詳細な構成は周知であり、
この発明の理解には不必要であるので、その説明
は省略する。 電圧センス回路１６の出力電圧がコンパレータ
１８の基準電圧V_refを越えると、コンパレータ１
８の出力電圧は論理“０”レベルになり、FET
Ｑ３がオンされる。FET Ｑ３のドレインは抵抗
Ｒ２，Ｒ３を介してトランジスタＱ２のエミツタ
に接続される。トランジスタＱ２のベースは図示
しない独立した電源による抵抗Ｒ１０を介して＋
5Vが印加されている。キヤパシタＣ９は不要な
交流信号をトランジスタＱ２のベースから接地へ
分流する。 トランジスタＱ２とFET Ｑ３の間に抵抗Ｒ
２，Ｒ３が接続され、抵抗Ｒ３に並列にキヤパシ
タＣ２が接続される。トランジスタＱ２のコレク
タはツエナダイオードCR１とダイオードCR２を
介してパワートランジスタＱ９のベースに接続さ
れる。キヤパシタＣ１がツエナダイオードCR１
に並列に接続される。 駆動回路１０はパワートランジスタＱ９のベー
スに逆バイアスを印加するための第３のトランジ
スタＱ１も有する。第１図に示す実施例では、Ｑ
１はFETであり、ドレインが入力電圧線VLに接
続され、ソースがキヤパシタＣ１、ツエナダイオ
ードCR１、ダイオードCR２の接続点に接続さ
れ、ゲートがトランジスタＱ９のベースとキヤパ
シタＣ１とツエナダイオードCR１の接続点と、
トランジスタＱ２のコレクタに接続される。 線間電圧VLが印加されると、トランジスタＱ
２をオンさせる＋5Vの定電圧が発生される。ト
ランジスタＱ９は初期においてはオフで、出力電
圧は論理“０”レベルである。インダクタＬ９を
流れる電流は存在せず、負荷抵抗Ｒ１における電
圧降下も存在しない。電圧センス回路１６の出力
電圧は基準電圧V_ref以下であり、、コンパレータ
１８の出力レベルは論理“１”である。そのた
め、FET Ｑ３はオンし、トランジスタＱ２、ダ
イオードCR２、ツエナダイオードCR１、トラン
ジスタＱ９もオンする。このように、初期時はト
ランジスタＱ９のベースと接地間に、ダイオード
CR１，CR２、トランジスタＱ２、抵抗Ｒ２、キ
ヤパシタＣ２、MOSFET Ｑ３からなる電流路
が存在する。キヤパシタＣ２が完全に充電される
と、直流電流は抵抗Ｒ２のみの代わりに抵抗Ｒ
２，Ｒ３の直列回路を流れる。 キヤパシタＣ９はトランジスタＱ９を迅速にタ
ーンオンさせるためのベース駆動パルスを発生す
る。抵抗Ｒ２はトランジスタＱ９の初期ターンオ
ン時の順方向ベース駆動信号の振幅に制限を設け
る。キヤパシタＣ２と抵抗Ｒ２，Ｒ３は表１に示
す各素子の値に対して、抵抗Ｒ２を流れる初期電
流が抵抗Ｒ２を流れる定常電流の２倍になるよう
にトランジスタＱ９のベースに駆動信号を供給す
る。 トランジスタＱ９がターンオンする時、ベース
電流は抵抗Ｒ２による決定される。トランジスタ
Ｑ９のベース電流の初期値はほぼ次のように表わ
される。 IB_Q9＝＋5V−VBE_Q2−VDS_Q3／R2 キヤパシタＣ９が完全に充電されると、トラン
ジスタＱ９のベース電流は次のようになる。 IB_Q9＝＋5V−VBE_Q2−VDS_Q3／R2＋R3 表１に示す素子を持つ最適な実施例において
は、トランジスタＱ９のベース電流の初期値は定
常値の２倍であり、このパルスは２（μs）持続す
る。 このパルスは過渡期間中はトランジスタＱ９の
迅速なターンオンを実現する一方、定常状態中は
トランジスタＱ９を飽和しているオン状態に保つ
ようにそのベース駆動信号を最小とする。 レギユレータのオン時の定常電流にターンオン
パルスを重畳することは好ましい特徴である。こ
のトランジスタＱ９のベース駆動パルスはトラン
ジスタＱ９のコレクタの回路容量を放電させると
ともに、ダイオードCR９に保持されている電荷
を迅速に取除く。もし、ダイオードCR９がフア
スト・リカバリ・タイプのものならば、ベース駆
動パルスのパルス幅は２（μs）で十分である。 トランジスタＱ９がオンの間は、ダイオード
CR２の電圧降下によりFET Ｑ１はオフされる。
FET Ｑ１がオフの間は、抵抗Ｒ９を流れる電流
は消費されずに、トランジスタＱ９はオンし続け
る。 順方向のベース駆動信号により、トランジスタ
Ｑ９はオンし、キヤパシタＣ２０と負荷抵抗RL
の接続点における出力電圧VOが上昇する。この
出力VOが所定の電圧に達すると、コンパレータ
１８の出力が論理“０”レベルになり、FET Ｑ
３がオフする。その結果、トランジスタＱ２、ダ
イオードCR２がオフし、FET Ｑ１がオンする。 FET Ｑ１はブートストラツプ電圧フオロワで
ある。抵抗Ｒ１がキヤパシタＣ１に接続されてい
るので、抵抗Ｒ１の両端電圧はFET Ｑ１が飽
和、すなわち、ブートストラツピングしてもほぼ
一定値を保つ。このブートストラツプ回路によ
り、FET Ｑ１は最小の電圧降下で高いベース駆
動パルスを発生する。そのため、キヤパシタＣ１
に印加される電圧のほとんどがトランジスタＱ９
に対する逆方向バイアス電圧として利用可能であ
る。たとえば、ダイオードCR１のツエナ電圧が
4.3(V)とすると、トランジスタＱ９には約４(V)の
逆バイアスが印加される。４(V)の逆バイアスは、
モトローラ社の2N6287をトランジスタＱ９に使
う場合、好ましいターンオフスイツチング特性を
得ることができる。 このように、この発明によれば、ベース駆動用
変圧器を用いることなく、パワートランジスタＱ
９の逆バイアスが実現される。 FET Ｑ１からトランジスタＱ９のエミツタ・
ベース結合を介してのDC電流路が存在しないの
で、FET Ｑ１はパワートランジスタＱ９に対す
る安定な定常オフ信号を供給する。定常オフ信号
は抵抗Ｒ１２，Ｒ１３に並列なプルアツプ抵抗Ｒ
９により与えられる。 トランジスタＱ９がオフになると、出力VOは
減少する。出力VOがコンパレータ１８の基準電
圧以下になると、FET Ｑ３はリアクテイブ状態
となる。 トランジスタＱ９がオフの間は、キヤパシタＣ
２は抵抗Ｒ３を介して再び充電される。FET Ｑ
３がオンされると、キヤパシタＣ１はトランジス
タＱ２からの電流により充電される。 表１に第１図の実施例の各構成素子の特性を示
す。

【表】 この発明による回路部分はモトローラ社やシリ
コニクス社の市販品が使える。また、第１図の
FET Ｑ１に使われたシリコニクス社のVMOS
FETは他のスイツチング素子たとえば、バイポ
ーラスイツチングトランジスタ（2N5682）やサ
イリスタ（2N2324）と取換えられる。 第２図は、線間電圧が低い実施例である。第１
図のFET Ｑ１がバイポーラ型PNPトランジスタ
（2N5680）に置き換えられる。抵抗Ｒ１は360Ω
から100Ωに低下され、トランジスタＱ９のベー
スに接続される代わりに、入力電圧線VLに接続
される。トランジスタＱ１のコレクタがキヤパシ
タＣ１、ダイオードCR２とトランジスタＱ２の
接続点に接続される。第１図のツエナダイオード
CR１が普通のダイオードCR２（1N4942）に置
き換えられる。FETQ３が２つのインバータ２
０，２２からなるICドライバＵ１（SN55452）
に置きい換えられる。ICドライバＵ１が第１の
スイツチング素子となる。 第２実施例は第４のトランジスタＱ４も有す
る。トランジスタＱ４のベースはトランジスタＱ
２のベースに接続され、コレクタはトランジスタ
Ｑ１のベースに接続され、エミツタは抵抗Ｒ５の
一端に接続される。抵抗Ｒ５の他端はダイオード
CR３とキヤパシタＣ６の接続点に接続される。
ダイオードCR３のカソードはトランジスタＱ４
のベースに接続される。キヤパシタＣ６がICド
ライバＵ１のドライバ２２の出力端に接続され
る。抵抗Ｒ４がトランジスタＱ４のベースとドラ
イバＵ１の出力端の間に接続される。 第２実施例の構成要素のうち、第１実施例と異
なる素子の特性を表２に示す。

【表】 線間電圧VLが印加されると、＋5Vの定電圧が
発生されトランジスタＱ２、コンパレータ１８が
付勢される。初期状態ではトランジスタＱ９はオ
フであるとすると、コンパレータ１８に供給され
る電圧センス回路１６の出力電圧は基準電圧より
低い。そのため、ドライバＵ１がオンし、インバ
ータ２０の出力が論理“０”レベルとなりトラン
ジスタＱ９からトランジスタＱ２のコレクタを介
して接地へ電流が流れる。インバータ２０の論理
“０”出力により、インバータ２２の出力が論理
“１”レベルになり、ダイオードCR３を含む電流
路を介してキヤパシタＣ６が充電される。したが
つて、トランジスタＱ９がターンオンし、コンパ
レータ１８への入力電圧は上昇する。 コンパレータ１８への入力電圧が基準電圧以上
になると、ドライバＵ１がターンオフしインバー
タ２０の出力が論理“１”レベルになり、トラン
ジスタＱ２がオフされる。インバータ２０の論理
“１”レベルの出力により、インバータ２２の出
力が論理“０”レベルとなり、キヤパシタＣ６が
充電される際に、パルス電流がトランジスタＱ４
のエミツタとトランジスタＱ１のベースを２（μs）
だけ流れる。この２（μs）は表２の素子を使つた
場合の値である。 トランジスタＱ１のベース駆動パルスにより、
トランジスタＱ４のコレクタはカツトオフ領域か
ら完全な飽和領域に変化される。トランジスタＱ
１の飽和により、トランジスタＱ９のベース・エ
ミツタ間電圧のうち1.4Vだけ極性が反転される。
トランジスタＱ９の前回のオンにより、キヤパシ
タＣ１に充電されている電圧が1.4Vである。 逆バイアスオフパルスは表２に示したパワート
ランジスタＱ９（2N6287）をターンオンするの
に2μsあれば充分である。このパルス幅は、抵抗
Ｒ５とキヤパシタＣ２の時定数を変化することに
より、長くも短かくも調整可能である。トランジ
スタＱ９は一度オフになると抵抗Ｒ１２，Ｒ１３
と並列な抵抗Ｒ９によりオフ状態を保持する。 トランジスタＱ９の次のオンサイクルの始め
に、インバータ２０の出力は論理“０”レベルに
なる。トランジスタＱ９のターンオンパルスが抵
抗Ｒ３とキヤパシタＣ２の時定数に応じて発生さ
れ、電流値は第１実施例と同様に抵抗Ｒ２により
制限される。これが第２実施例の動作の１サイク
ルである。 第３図に示した第３実施例は、パワートランジ
スタＱ９としてNPNトランジスタを使つた場合
のベース駆動回路１０の改良に関する。パワート
ランジスタＱ９のコレクタがDC／DCコンバータ
１９の変圧器Ｔ１の１次巻線を介して入力電圧線
VLに接続される。DC／DCコンバータ１９は矩
形波入力特有のものであり、この実施例の要旨で
はないことを強調するためにブロツク図で示す。
DC／DCコンバータ１９の駆動方法は公知であ
る。入力変圧器Ｔ１以外のDC／DCコンバータ１
９の回路部分はこの実施例を理解する上で必要な
い。 線間電圧VLの印加によりドライバＵ１０，Ｕ
１００へのバイアス電圧が発生する。矩形波入力
電圧が高い場合は、ドライバＵ１０の出力が論理
“０”レベルとなり、FET Ｑ３はオフする。電
流発生器Ｑ１，Ｑ２がオンする。 トランジスタＱ１のオン時の定常電流の振幅は
抵抗Ｒ１により決定される。トランジスタＱ２の
オンバイアス電圧はツエナダイオードCR１によ
り決定される。抵抗Ｒ５によりトランジスタＱ１
のVBE（オフ時の）の低下を防ぐことにより、
FET Ｑ３のオン電圧は増加する。これにより、
＋5Vの電源をトランジスタＱ１のベースに接続
しても、トランジスタＱ３の駆動のためのゲート
信号が充分得られる。 トランジスタＱ２がトランジスタＱ９の順方向
ベース駆動信号を出力する。キヤパシタＣ１、抵
抗Ｒ２，Ｒ３、トランジスタＱ２は第１実施例と
同様な働きをする。すなわち、これらにより、ト
ランジスタＱ９への電流が一定に、また、迅速な
ターンオンのために分流され、駆動信号が安定化
される。抵抗Ｒ１，Ｒ３はそれぞれ線形増幅トラ
ンジスタＱ１，Ｑ２の寄生発振を防ぐ、抵抗Ｒ４
はトランジスタＱ２のコレクタ漏れ電流を消滅さ
せる。すなわち、抵抗Ｒ４はトランジスタＱ２が
オフされるべきときにオンするのを防ぐ。 FET Ｑ３のゲートが論理“１”レベルになる
と、FET Ｑ３はオンし、トランジスタＱ２，Ｑ
９が消勢される。キヤパシタＣ２の端子電圧の大
部分がトランジスタＱ９のベースに逆バイアスと
して印加される。第３実施例では、入力信号が完
全な矩形波であるので、トランジスタＱ９の安定
なオフ状態は要求されない。トランジスタＱ９の
安定なオフ状態は（要求されないが）抵抗Ｒ１
２，Ｒ１３と並列な抵抗Ｒ９により実現される。
すなわち、トランジスタＱ９のベース・エミツタ
間の抵抗が充分低くなるので、トランジスタＱ９
は動作温度が高温になつてもオフ状態を保持す
る。 第３図に示した第３実施例は、トランジスタＱ
１、抵抗Ｒ５，Ｒ１０、キヤパシタＣ９を除い
て、抵抗Ｒ１をツエナダイオードCR１に直接接
続することにより、安定化されていない電源の代
わりに安定化電源についても適用可能である。ベ
ース駆動回路１２は構成・動作ともベース駆動回
路１０と同一である。ベース駆動回路１２への入
力はインバータＵ１００により反転されているの
で、ベース駆動回路１２はトランジスタＱ９０
を、トランジスタＱ９がオンのときはオフと、ト
ランジスタＱ９がオフのときはオンとなるように
制御する。これにより変圧器Ｔ１への入力信号が
プツシユプル入力とされる。 第３実施例で使用される素子を表３に示す。

【表】 第４図に示した第４実施例は第１実施例よりも
少ない素子数の実施例であり、第１実施例とは以
下の点で異なる。トランジスタＱ９のベース・エ
ミツタ間の逆バイアス値の上昇を防ぐための抵抗
Ｒ９の代わりに、ダイオードCR１５，CR２０が
設けられている。トランジスタＱ２，Ｑ３が単一
のFET Ｑ５で置き換えられる。このFET Ｑ５
は電流の安定化とスイツチングを行なう。FET
Ｑ５のソースと接地間に抵抗Ｒ５，Ｒ３が接続さ
れる。FET Ｑ５のゲートから＋5Vの安定化電源
に向かつて、抵抗Ｒ２，Ｒ７，Ｒ１０が直列に設
けられる。抵抗Ｒ１０とＲ７の接続点と接地間に
キヤパシタＣ９が接続される。コンパレータ１８
の出力端が抵抗Ｒ２とＲ７の接続点に接続され
る。抵抗Ｒ３の分流路にキヤパシタＣ２が接続さ
れ、キヤパシタＣ２により第１実施例と同様にト
ランジスタＱ９の過渡的なターンオンパルスが得
られる。コンパレータ１８は抵抗Ｒ２を介して
FET Ｑ５を駆動する。コンパレータ１８は増幅
器Ｕ１も駆動する。増幅器Ｕ１の出力は電流リミ
ツタ抵抗Ｒ４を介して、キヤパシタＣ２、抵抗Ｒ
２，Ｒ５の接続点に供給される。 第４実施例の構成要素を表４に示す。

【表】 表４に示す素子で構成された第４実施例は、＋
28Vの安定化されていない入力電圧に対して用い
られる。FET Ｑ５、トランジスタＱ９、ダイオ
ードCR９の値を変えれば、入力電圧や電流容量
を高くすることができる。 次に、第４実施例の動作を説明すると、初期状
態ではベース駆動回路はオフしているとする。線
間電圧が印加されると、バイアス電圧および基準
電圧が発生され、コンパレータ１８が動作を開始
する。電圧センス回路１６の出力は低いので、コ
ンパレータ１８の出力は論理“１”レベルとな
り、FET Ｑ５がオンする。これにより、ツエナ
ダイオードCR１、ダイオードCR２、抵抗Ｒ５、
キヤパシタＣ２、キヤパシタＣ２と並列な抵抗Ｒ
３を介して、トランジスタＱ９のベースが順方向
にバイアスされる。増幅器Ｕ１がオフし、その出
力が論理“１”レベルになる。 トランジスタＱ９がオンするとき、そのベース
駆動信号は定常値の約3.5倍の振幅を持つパルス
である。このパルスは表４に示す素子を用いた場
合、約2μsのパルス幅を持つ。順方向バイアスパ
ルスと定常信号の振福は＋5Vの安定化電源と抵
抗Ｒ３，Ｒ５、キヤパシタＣ２により決定され
る。パルス幅は並列抵抗Ｒ３，Ｒ５とキヤパシタ
Ｃ２とのCR積により決定される。オンパルスと
定常信号の振福の比はＲ５とＲ５＋Ｒ３との比に
より決まる。FET Ｑ２はオンパルスと定常信号
をダイオードCR１，CR２を介してトランジスタ
Ｑ９のベースに供給するための線形（能動領域動
作）電流源である。 定常信号にパルスを重畳することは前述したよ
うに好ましい特徴である。第１実施例で説明した
ように、トランジスタＱ９のベースにパルスを供
給することにより、トランジスタＱ９のコレクタ
の回路容量が放電され、ダイオードCR９の保持
電荷が迅速に取除かれる。 ダイオードCR１，CR２、FET Ｑ２、トラン
ジスタＱ９は定常オン状態ではオンされる。
FET Ｑ１はダイオードCR２の電圧降下により
オフに保たれる。FET Ｑ２の電流安定化作用に
より、雑音の影響や、線間電圧VL、トランジス
タＱ９のベース・エミツタ間電圧VBE_Q9、ダイ
オードCR１，CR２の電圧降下V_CR1，V_CR2の変動
の影響が最小とされる。この安定化電流源Ｑ２は
従来の変圧器の２次巻線（浮遊）と等価である。 トランジスタＱ９の出力電圧が基準電圧V_REF以
上になると、コンパレータ１８の出力が論理
“０”レベルになり、増幅器Ｕ１がオンする。キ
ヤパシタＣ２の電荷が瞬時に放電され、キヤパシ
タＣ２の電圧にほぼ0Vになるので、FETQ２の
次のオンサイクルの準備が整う。第１実施例でも
説明したように、FET Ｑ２がオフになると、ダ
イオードCR２の電圧降下が除去され、FETQ１
がオンする。ダイオードCR２の電圧はトランジ
スタＱ９のベースについて逆バイアス電圧として
キヤパシタＣ１に印加される。逆バイアス電圧は
ダイオードCR１５，CR２０により振福が異常に
上昇するのが防止される。 FET Ｑ１のゲート抵抗Ｒ１は入力電圧VLで
はなく、キヤパシタＣ１に接続される。すなわ
ち、FET Ｑ１のゲート・ソース間電圧はキヤパ
シタＣ１によりブートストラツプがかけられてい
る。ブートストラツプ回路によりFET Ｑ５はよ
り長い期間飽和状態に保たれ、トランジスタＱ９
の逆方向ベース・エミツタ電圧の振福がキヤパシ
タＣ１に充電された電圧の振福と等しくされる。
定常オフ状態のとき、キヤパシタＣ１の端子電圧
はトランジスタＱ９の内部ベース抵抗、すなわ
ち、Ｒ１２，Ｒ１３を介して徐々に0Vまで低下
する。これらの抵抗Ｒ１２，Ｒ１３により、定常
オフ状態のとき、トランジスタＱ９はオフを保
つ。トランジスタＱ９が内部抵抗を持つていない
場合、あるいは、動作温度が非常に高い場合は、
トランジスタＱ９のベースと入力電圧VLとの間
に外部抵抗が接続される。 次のオンサイクルの時、キヤパシタＣ１の端子
電圧はFET Ｑ５を通る電流によつて回復し、ツ
エナダイオードCR１によりクランプされる。 第４図の実施例において、増幅器Ｕ１が用いら
れていることは、ある分野においては非常に有用
な特徴が付加される。増幅器Ｕ１がなければ、キ
ヤパシタＣ１の電圧はＣ２，Ｒ３の時定数によつ
て、ほぼ0Vに回復される。増幅器Ｕ１を用いる
ことにより、キヤパシタＣ２の端子電圧はＣ２，
Ｒ４の時定数によつてより早く0Vに回復される。
このことは、非常に早いトランジスタＱ９とデユ
ーテイサイクルに対してのキヤパシタＣ２の直流
的な復元を可能とする。この迅速な回復はある分
野では非常に有益な特徴の一つであるが、このこ
とが要求されない場合は増幅器Ｕ１と抵抗Ｒ４は
省略が可能である。 以上、特定の実施例に関してこの発明を説明し
たが、この発明は上述した説明に限定されず種々
変更可能である。たとえば、トランジスタの種
類、入力電圧のレベルは種々設定可能であり、入
力電圧は安定化されていても、安定化されなくて
もよい。

【図面の簡単な説明】

第１図はこの発明による電源装置の一実施例の
回路図、第２図ないし第４図はそれぞれ、この発
明による電源装置の第２ないし第４実施例の回路
図である。 Ｑ１，Ｑ３……FET、Ｑ２……トランジスタ、
Ｃ１，Ｃ２……キヤパシタ、Ｒ１，Ｒ２，Ｒ３…
…抵抗、CR１……ツエナダイオード、CR２，
CR９……ダイオード、１０……ベース駆動回路、
Ｑ９……パワートランジスタ、Ｌ９……インダク
タンス、Ｃ２０……キヤパシタ、Ｒ２０……負荷
抵抗、１６……電圧センス回路、１８……コンパ
レータ。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも３つの端子を有し、第３の端子は
   入力端子、またはベース端子であるパワートラン
   ジスタＱ９と、 前記３つの端子の中の第１の端子に接続される
   第１電源（＋V_L）と、 前記３つの端子の中の第２の端子に接続され、
   前記第２の端子の電圧を検出する電圧センス手段
   １６と、 基準電圧源（V_REF）と前記電圧センス手段１６
   とに接続され、前記電圧センス手段１６により検
   出された前記第２の端子の電圧が所望の制御電圧
   より高いか低いかを示す信号を出力する比較回路
   １８と、 前記比較回路１８と前記パワートランジスタＱ
   ９の第３の端子との間に接続され、パワートラン
   ジスタＱ９の順方向ベース駆動電圧、逆方向ベー
   ス駆動電圧を発生する駆動回路１０とを具備する
   電源装置において、 前記比較回路１８の出力に接続され、前記電圧
   センス手段１６により検出された前記第２の端子
   の電圧が所望の制御電圧より低い時、前記パワー
   トランジスタＱ９の第３の端子と第２電源との間
   に電流路を形成し、パワートランジスタＱ９の順
   方向ベース駆動電圧を発生する第１のスイツチン
   グトランジスタＱ３と、 前記電流路と前記電源（＋V_L）との間に接続
   され、前記電圧センス手段１６により検出された
   前記第２の端子の電圧が所望の制御電圧より高い
   時、前記第１電源（＋V_L）を前記パワートラン
   ジスタＱ９の第３の端子に接続し、パワートラン
   ジスタＱ９の逆方向ベース駆動電圧を発生する第
   ２のスイツチングトランジスタＱ１とを具備する
   ことを特徴とする電源装置。 ２ ベース端子、安定化されていない電源（V_L）
   の第１端子に接続されるエミツタ端子、電圧セン
   ス回路１６に接続されるとともに前記安定化され
   ていない電源の第２端子に接続されるコレクタ端
   子を有し、前記コレクタ端子と前記電源の第２端
   子との間に負荷（V_L）が接続されるパワートラ
   ンジスタＱ９と、 前記パワートランジスタＱ９の順方向ベース駆
   動電圧、逆方向ベース駆動電圧を発生する駆動回
   路１０とを具備する電源装置において、 前記駆動回路１０は、 定電流源に直列に接続され、順方向ベース駆動
   電圧を発生するために前記パワートランジスタＱ
   ９のベース端子と前記安定化されていない電源の
   第２端子との間の直流電流路を選択的に導通する
   第１のスイツチングトランジスタＱ３と、 前記パワートランジスタＱ９のベース端子と安
   定化されていない電源の第２端子との間の直流電
   流路の一部を構成し、電圧降下要素CR１とコン
   デンサＣ１とからなり、前記第１のスイツチング
   トランジスタＱ３が導通する時に電荷を蓄積し、
   前記電圧降下要素CR１により前記コンデンサＣ
   １に印加される電圧を制限する並列回路と、 前記パワートランジスタＱ９のベースに増加さ
   れた逆方向ベース駆動電圧を供給するために前記
   パワートランジスタＱ９のベース端子から前記電
   荷が充電されたコンデンサＣ１を介して前記安定
   化されていない電源（V_L）の第１端子への直流
   電流路を選択的に導通する第２のスイツチングト
   ランジスタＱ１と、 前記電圧センス回路１６の出力を基準電圧
   （V_REF）と比較し、電圧センス回路１６の出力が
   基準電圧（V_REF）より低い時、パワートランジス
   タＱ９に順方向ベース駆動電圧を供給し、電圧セ
   ンス回路１６の出力が基準電圧（V_REF）より高い
   時、パワートランジスタＱ９に逆方向ベース駆動
   電圧を供給するために、前記第１、第２のスイツ
   チングトランジスタＱ３，Ｑ１を選択的に動作さ
   せる比較回路１８とを具備する電源装置。