JPH0465741A - 携帯型記憶装置 - Google Patents
携帯型記憶装置Info
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- JPH0465741A JPH0465741A JP2180120A JP18012090A JPH0465741A JP H0465741 A JPH0465741 A JP H0465741A JP 2180120 A JP2180120 A JP 2180120A JP 18012090 A JP18012090 A JP 18012090A JP H0465741 A JPH0465741 A JP H0465741A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は記憶データの保護を行う携帯型記憶装置に関
するものである。
するものである。
第４図は従来の携帯型記憶装置を示す回路図である。同
図に示すように、電源人力１１が電圧検出回路６の入力
、トランジスタ５のエミッタ、３ステート単方向バツフ
ア２の電源端子Ｖｃｃ、及び３ステート双方向バツフア
４の電源端子Ｖｃｃに与えられている。また、トランジ
スタ５のコレクタが内部電源電圧線１２に接続されてお
り、内部電源電圧線１２は３ステート単方向バツフア３
の電源端子Ｖｃｃ及び揮発性半導体メモリ１の電源端子
Ｖｃｃに接続されている。さらに、電圧検出回路６の一
方の出力がトランジスタ５のベースに接続されており、
もう一方の出力がゲート制御信号１３として導出されて
いる。ゲート制御信号１３は直列抵抗１０を介して、３
ステート単方向バッファ２．３のゲート端子Ｇに接続さ
れている。
図に示すように、電源人力１１が電圧検出回路６の入力
、トランジスタ５のエミッタ、３ステート単方向バツフ
ア２の電源端子Ｖｃｃ、及び３ステート双方向バツフア
４の電源端子Ｖｃｃに与えられている。また、トランジ
スタ５のコレクタが内部電源電圧線１２に接続されてお
り、内部電源電圧線１２は３ステート単方向バツフア３
の電源端子Ｖｃｃ及び揮発性半導体メモリ１の電源端子
Ｖｃｃに接続されている。さらに、電圧検出回路６の一
方の出力がトランジスタ５のベースに接続されており、
もう一方の出力がゲート制御信号１３として導出されて
いる。ゲート制御信号１３は直列抵抗１０を介して、３
ステート単方向バッファ２．３のゲート端子Ｇに接続さ
れている。
３ステート単方向バツフア２は、アドレスバス１４上の
アドレス信号を入力して、ゲート端子Ｇに入力されるゲ
ート制御信号１３の内容に応じ、これを揮発性半導体メ
モリ１に与えるか与えないかを制御する。３ステート単
方向バツフア３はライトイネーブル信号１５．アウトプ
ットイネーブ小信号１６及びチップイネーブル信号１７
を入力して、ゲート端子Ｇに入力されるゲート制御信号
１３の内容に応じ、これらの信号を揮発性半導体メモリ
１に与えるか与えないかを制御する。また、３ステート
単方向バツフア３てゲート制御されたアウトプットイネ
ーブル信号１６とチップイネーブル信号１７が３ステー
ト双方向バツフア４の方向制御端子ＤＩＲとゲート端子
Ｇにそれぞれ与えられている。
アドレス信号を入力して、ゲート端子Ｇに入力されるゲ
ート制御信号１３の内容に応じ、これを揮発性半導体メ
モリ１に与えるか与えないかを制御する。３ステート単
方向バツフア３はライトイネーブル信号１５．アウトプ
ットイネーブ小信号１６及びチップイネーブル信号１７
を入力して、ゲート端子Ｇに入力されるゲート制御信号
１３の内容に応じ、これらの信号を揮発性半導体メモリ
１に与えるか与えないかを制御する。また、３ステート
単方向バツフア３てゲート制御されたアウトプットイネ
ーブル信号１６とチップイネーブル信号１７が３ステー
ト双方向バツフア４の方向制御端子ＤＩＲとゲート端子
Ｇにそれぞれ与えられている。
３ステート双方向バツフア４は、ゲート端子Ｇ及び方向
制御端子ＤＩＲに与えられる信号の内容に応じ、データ
バス１８上のデータの揮発性半導体メモリ１に対する入
出力を制御している。
制御端子ＤＩＲに与えられる信号の内容に応じ、データ
バス１８上のデータの揮発性半導体メモリ１に対する入
出力を制御している。
さらに、電池９は電流制限抵抗８と逆充電防止ダイオー
ド７とを介して内部電源電圧線１２に接続されている。
ド７とを介して内部電源電圧線１２に接続されている。
次に動作について説明する。電圧検出回路６は電源人力
１１から与えられる電圧を検出し、その電圧が規定値以
上に達するとトランジスタ５にベース電流を供給し、ト
ランジスタ５を導通させるように動作するとともにゲー
ト制御信号１３を０Ｈ”レベルに設定する。
１１から与えられる電圧を検出し、その電圧が規定値以
上に達するとトランジスタ５にベース電流を供給し、ト
ランジスタ５を導通させるように動作するとともにゲー
ト制御信号１３を０Ｈ”レベルに設定する。
トランジスタ５が導通すると電源人力１１が内部電源電
圧線１２を介して３ステート単方向バツフア３と揮発性
半導体メモリ１の電源端子ＶＣＣに与えられる。また、
ゲート制御信号１３が“Ｈ“レベルになると、３ステー
ト単方向バツフア２゜３のゲート端子Ｇが”Ｈ”レベル
になり、３ステート単方向バッファ２，３はイネーブル
状態になる。このとき、３ステート単方向バツフア３を
介してアウトプットイネーブル信号１６とチップイネー
ブル信号１７が３ステート双方向バツフア４の方向制御
端子ＤＩＲとゲート端子Ｇにそれぞれ与えられる。
圧線１２を介して３ステート単方向バツフア３と揮発性
半導体メモリ１の電源端子ＶＣＣに与えられる。また、
ゲート制御信号１３が“Ｈ“レベルになると、３ステー
ト単方向バツフア２゜３のゲート端子Ｇが”Ｈ”レベル
になり、３ステート単方向バッファ２，３はイネーブル
状態になる。このとき、３ステート単方向バツフア３を
介してアウトプットイネーブル信号１６とチップイネー
ブル信号１７が３ステート双方向バツフア４の方向制御
端子ＤＩＲとゲート端子Ｇにそれぞれ与えられる。
３ステート双方向バツフア４はゲート端子Ｇが“Ｈ”
レベルになるとイネーブル状態になり、方向制御端子Ｄ
ＩＲが“Ｈ”レベルのとき揮発性半導体メモリ１から端
末機（図示せず）に対してデータバス１８によってデー
タを出力し、方向制御端子ＤＩＲが“Ｌ°レベルのとき
端末機（図示せず）から揮発性半導体メモリ１に対して
データバス１８によってデータを入力する。
レベルになるとイネーブル状態になり、方向制御端子Ｄ
ＩＲが“Ｈ”レベルのとき揮発性半導体メモリ１から端
末機（図示せず）に対してデータバス１８によってデー
タを出力し、方向制御端子ＤＩＲが“Ｌ°レベルのとき
端末機（図示せず）から揮発性半導体メモリ１に対して
データバス１８によってデータを入力する。
この状態で端末機（図示せず）は、アドレスバス１４上
のアドレス信号ならびにライトイネーブル信号１５．ア
ウトプットイネーブル信号１６゜チップイネーブル信号
１７を適当に設定することにより、データバス１８を介
して揮発性半導体メモリ１との間でデータの読み出し及
び書き込みが可能になる。
のアドレス信号ならびにライトイネーブル信号１５．ア
ウトプットイネーブル信号１６゜チップイネーブル信号
１７を適当に設定することにより、データバス１８を介
して揮発性半導体メモリ１との間でデータの読み出し及
び書き込みが可能になる。
また、電源人力１１から与えられる電圧が規定値以下に
なると、電圧検出回路６はトランジスタ５のベース電流
の供給を停止し、トランジスタ５を遮断させるように動
作する。トランジスタ５が遮断されると３ステート単方
向バツフア３と揮発性半導体メモリ１の電源端子Ｖｃｃ
に接続されている電源人力１１が途絶え、変わって電池
９により電流制限抵抗８及び逆充電ダイオード９を介し
て３ステート単方向バツフア３及び揮発性半導体メモリ
ｌの電源端子Ｖｃｃに電圧が供給され、揮発性半導体メ
モリ１の記憶内容は保持される。
なると、電圧検出回路６はトランジスタ５のベース電流
の供給を停止し、トランジスタ５を遮断させるように動
作する。トランジスタ５が遮断されると３ステート単方
向バツフア３と揮発性半導体メモリ１の電源端子Ｖｃｃ
に接続されている電源人力１１が途絶え、変わって電池
９により電流制限抵抗８及び逆充電ダイオード９を介し
て３ステート単方向バツフア３及び揮発性半導体メモリ
ｌの電源端子Ｖｃｃに電圧が供給され、揮発性半導体メ
モリ１の記憶内容は保持される。
この状態で端末機（図示せず）は揮発性半導体メモリ１
との間でのデータの書き込み、読み出しが不可能になる
。
との間でのデータの書き込み、読み出しが不可能になる
。
従来の携帯型記憶装置は以上のように構成されているの
で、端末機から電源人力１１に規定値以上の電圧を供給
すれば、端末機から揮発性半導体メモリ１の記憶内容の
読み出し、書き込みが可能であった。
で、端末機から電源人力１１に規定値以上の電圧を供給
すれば、端末機から揮発性半導体メモリ１の記憶内容の
読み出し、書き込みが可能であった。
すなわち、アドレスバス１４．ライトイネーブル信号１
５．アウトプットイネーブル信号１６゜チップイネーブ
ル信号１７を設定すればデータバス１８によって揮発性
半導体メモリ１の記憶データの読み出しや書き込みが可
能であり、それにともなう記憶データの盗用、偽造、改
ざんなどが防止できなかった。
５．アウトプットイネーブル信号１６゜チップイネーブ
ル信号１７を設定すればデータバス１８によって揮発性
半導体メモリ１の記憶データの読み出しや書き込みが可
能であり、それにともなう記憶データの盗用、偽造、改
ざんなどが防止できなかった。
この発明は以上のような問題点を解決するために成され
たもので、携帯型記憶装置内の揮発性半導体メモリの記
憶データの盗用、偽造及び改ざんなどができないような
携帯型記憶装置を得ることを目的とする。
たもので、携帯型記憶装置内の揮発性半導体メモリの記
憶データの盗用、偽造及び改ざんなどができないような
携帯型記憶装置を得ることを目的とする。
この発明に係る携帯型記憶装置は、携帯型記憶装置内の
少なくとも一部の機能を活性化或いは不活性化するため
の切り換えを行うスイッチ機構部と、スイッチ機構部内
に外部から鍵を挿入するための鍵穴を備え、鍵穴に外部
から鍵を挿入し、該鍵でスイッチ機構部の切り換えを行
うことにより携帯型記憶装置内の少なくとも一部の機能
を活性化或いは不活性化して構成されている。
少なくとも一部の機能を活性化或いは不活性化するため
の切り換えを行うスイッチ機構部と、スイッチ機構部内
に外部から鍵を挿入するための鍵穴を備え、鍵穴に外部
から鍵を挿入し、該鍵でスイッチ機構部の切り換えを行
うことにより携帯型記憶装置内の少なくとも一部の機能
を活性化或いは不活性化して構成されている。
この発明における携帯型記憶装置では、鍵穴に外部から
鍵を挿入し、該鍵でスイッチ機構部の切り換えを行うこ
とにより、携帯型記憶装置内の少なくとも一部の機能を
活性化或いは不活性化するようにしているので、鍵の保
有者が携帯型記憶装置内の少なくとも一部の機能を不活
性化するようにスイッチ機構部を切り換え設定すると、
鍵の保有者以外は携帯型記憶装置内の不活性化された機
能を使用できない。
鍵を挿入し、該鍵でスイッチ機構部の切り換えを行うこ
とにより、携帯型記憶装置内の少なくとも一部の機能を
活性化或いは不活性化するようにしているので、鍵の保
有者が携帯型記憶装置内の少なくとも一部の機能を不活
性化するようにスイッチ機構部を切り換え設定すると、
鍵の保有者以外は携帯型記憶装置内の不活性化された機
能を使用できない。
第１図はこの発明による携帯型記憶装置を示す回路図で
ある。同図に示すように、電源人力１１が電圧検出回路
６の入力、トランジスタ５のエミッタ、３ステート単方
向バツフア２の電源端子Ｖｃｃ、及び３ステート双方向
バツフア４の電源端子Ｖｃｃに与えられている。また、
トランジスタ５のコレクタが内部電源電圧線１２に接続
されており、内部電源電圧線１２は３ステート単方向バ
ツフア３の電源端子Ｖｃｃ及び揮発性半導体メモリ１の
電源端子Ｖｃｃに接続されている。さらに、電圧検出回
路６の一方の出力がトランジスタ５のベースに接続され
ており、もう一方の出力がゲート制御信号１３として導
出されている。ゲート制御信号１３は直列抵抗１０を介
して、３ステート単方向バッファ２，３のゲート端子Ｇ
及びスイッチ機構部１９内の一方の固定接点１９ｂに与
えられており、スイッチ機構部１９のもう一方の固定接
点１９ａは接地されている。スイッチ機構部１９の可動
接点１９ｃは外部からの鍵２０の操作によってのみ固定
接点１９ａ、１９ｂを短絡、解放できるようになってお
り、鍵２０の先端形状と鍵穴（図示せず）の鍵溝機構部
は一対となっていて対応の鍵以外の使用はできない。
ある。同図に示すように、電源人力１１が電圧検出回路
６の入力、トランジスタ５のエミッタ、３ステート単方
向バツフア２の電源端子Ｖｃｃ、及び３ステート双方向
バツフア４の電源端子Ｖｃｃに与えられている。また、
トランジスタ５のコレクタが内部電源電圧線１２に接続
されており、内部電源電圧線１２は３ステート単方向バ
ツフア３の電源端子Ｖｃｃ及び揮発性半導体メモリ１の
電源端子Ｖｃｃに接続されている。さらに、電圧検出回
路６の一方の出力がトランジスタ５のベースに接続され
ており、もう一方の出力がゲート制御信号１３として導
出されている。ゲート制御信号１３は直列抵抗１０を介
して、３ステート単方向バッファ２，３のゲート端子Ｇ
及びスイッチ機構部１９内の一方の固定接点１９ｂに与
えられており、スイッチ機構部１９のもう一方の固定接
点１９ａは接地されている。スイッチ機構部１９の可動
接点１９ｃは外部からの鍵２０の操作によってのみ固定
接点１９ａ、１９ｂを短絡、解放できるようになってお
り、鍵２０の先端形状と鍵穴（図示せず）の鍵溝機構部
は一対となっていて対応の鍵以外の使用はできない。
３ステート単方向バツフア２はアドレスバス１４上のア
ドレス信号を入力して、ゲート端子Ｇに入力されるゲー
ト制御信号１３の内容に応じ、これを揮発性半導体メモ
リ１に与えるか与えないかを制御する。３ステート単方
向バツフア３はライトイネーブル信号１５．アウトプッ
トイネーブル信号１６及びチップイネーブル信号１７を
入力して、ゲート端子Ｇに入力されるゲート制御信号１
３の内容に応じ、これらの信号を揮発性半導体メモリ１
に与えるか与えないかを制御する。また、３ステート単
方向バツフア３でゲート制御されたアウトプットイネー
ブル信号１６とチップイネーブル信号１７が３ステート
双方向バツフア４の方向制御端子ＤＩＲとゲート端子Ｇ
にそれぞれ与えられている。
ドレス信号を入力して、ゲート端子Ｇに入力されるゲー
ト制御信号１３の内容に応じ、これを揮発性半導体メモ
リ１に与えるか与えないかを制御する。３ステート単方
向バツフア３はライトイネーブル信号１５．アウトプッ
トイネーブル信号１６及びチップイネーブル信号１７を
入力して、ゲート端子Ｇに入力されるゲート制御信号１
３の内容に応じ、これらの信号を揮発性半導体メモリ１
に与えるか与えないかを制御する。また、３ステート単
方向バツフア３でゲート制御されたアウトプットイネー
ブル信号１６とチップイネーブル信号１７が３ステート
双方向バツフア４の方向制御端子ＤＩＲとゲート端子Ｇ
にそれぞれ与えられている。
３ステート双方向バツフア４は、ゲート端子Ｇ及び方向
制御端子ＤＩＲに与えられる信号の内容に応じ、データ
バス１８上のデータの揮発性半導体メモリ１に対する入
出力を制御している。
制御端子ＤＩＲに与えられる信号の内容に応じ、データ
バス１８上のデータの揮発性半導体メモリ１に対する入
出力を制御している。
さらに、電池９は電流制限抵抗８と逆充電防止ダイオー
ド７とを介して内部電源電圧線１２に接続されている。
ド７とを介して内部電源電圧線１２に接続されている。
次に動作について説明する。まず、スイッチ機構部１９
内の固定接点１９ａ、１９ｂが可動接点１９ｃによって
短絡されていない場合について述べる。
内の固定接点１９ａ、１９ｂが可動接点１９ｃによって
短絡されていない場合について述べる。
電圧検出回路６は電源人力１１から与えられる電圧を検
出し、その電圧が規定値以上に達するとトランジスタ５
にベース電流を供給し、トランジスタ５を導通させるよ
うに動作するとともにゲート制御信号１３を“Ｈ”レベ
ルに設定する。いま、スイッチ機構部１９が短絡されて
いないので、ゲート制御信号１３は“Ｈ”レベルに立ち
上がることができる。
出し、その電圧が規定値以上に達するとトランジスタ５
にベース電流を供給し、トランジスタ５を導通させるよ
うに動作するとともにゲート制御信号１３を“Ｈ”レベ
ルに設定する。いま、スイッチ機構部１９が短絡されて
いないので、ゲート制御信号１３は“Ｈ”レベルに立ち
上がることができる。
トランジスタ５が導通すると電源人力１１が内部電源電
圧線１２を介して３ステート単方向バッファ３と揮発性
半導体メモリ１の電源端子Ｖｃｃに与えられる。また、
ゲート制御信号１３が“Ｈ”レベルになると、３ステー
ト単方向バツフア２゜３のゲート端子Ｇが′″Ｈ”レベ
ルになり、３ステート単方向バッファ２．３はイネーブ
ル状態になる。このとき、３ステート単方向バツフア３
を介してアウトプットイネーブル信号１６とチップイネ
ーブル信号１７が３ステート双方向バ・ソファ４の方向
制御端子ＤＩＲとゲート端子Ｇにそれぞれ与えられる。
圧線１２を介して３ステート単方向バッファ３と揮発性
半導体メモリ１の電源端子Ｖｃｃに与えられる。また、
ゲート制御信号１３が“Ｈ”レベルになると、３ステー
ト単方向バツフア２゜３のゲート端子Ｇが′″Ｈ”レベ
ルになり、３ステート単方向バッファ２．３はイネーブ
ル状態になる。このとき、３ステート単方向バツフア３
を介してアウトプットイネーブル信号１６とチップイネ
ーブル信号１７が３ステート双方向バ・ソファ４の方向
制御端子ＤＩＲとゲート端子Ｇにそれぞれ与えられる。
３ステート双方向バツフア４はゲート端子Ｇが“Ｈ”レ
ベルになるとイネーブル状態になり、方向制御端子ＤＩ
Ｒが″Ｈ＃レベルのとき揮発性半導体メモリ１から端末
機（図示せず）に対してデータバス１８によってデータ
を出力し、方向制御端子ＤＩＲが“Ｌ”レベルのとき端
末機（図示せず）から揮発性半導体メモリ１に対してデ
ータバス１８によってデータを人力する。
ベルになるとイネーブル状態になり、方向制御端子ＤＩ
Ｒが″Ｈ＃レベルのとき揮発性半導体メモリ１から端末
機（図示せず）に対してデータバス１８によってデータ
を出力し、方向制御端子ＤＩＲが“Ｌ”レベルのとき端
末機（図示せず）から揮発性半導体メモリ１に対してデ
ータバス１８によってデータを人力する。
この状態で端末機（図示せず）は、アドレスバス１４上
のアドレス信号ならびにライトイネーブル信号１５．ア
ウトプットイネーブル信号１６゜チップイネーブル信号
１７を適当に設定することにより、データバス１８を介
して揮発性半導体メモリ１との間でデータの読み出し及
び書き込みが可能になる。
のアドレス信号ならびにライトイネーブル信号１５．ア
ウトプットイネーブル信号１６゜チップイネーブル信号
１７を適当に設定することにより、データバス１８を介
して揮発性半導体メモリ１との間でデータの読み出し及
び書き込みが可能になる。
また、電源人力１１から与えられる電圧が規定値以下に
なると、電圧検出回路６はトランジスタ５のベース電流
の供給を停止し、トランジスタ５を遮断させるように動
作する。トランジスタ５が遮断されると３ステート単方
向バツフア３と揮発性半導体メモリ１の電源端子Ｖｃｃ
に接続されている電源人力１１が途絶え、代わって電池
９により電流制限抵抗８及び逆充電防止ダイオード９を
介して３ステート単方向バツフア３及び揮発性半導体メ
モリ１の電源端子Ｖｃｃに電圧が供給され、揮発性半導
体メモリ１の記憶内容は保持される。
なると、電圧検出回路６はトランジスタ５のベース電流
の供給を停止し、トランジスタ５を遮断させるように動
作する。トランジスタ５が遮断されると３ステート単方
向バツフア３と揮発性半導体メモリ１の電源端子Ｖｃｃ
に接続されている電源人力１１が途絶え、代わって電池
９により電流制限抵抗８及び逆充電防止ダイオード９を
介して３ステート単方向バツフア３及び揮発性半導体メ
モリ１の電源端子Ｖｃｃに電圧が供給され、揮発性半導
体メモリ１の記憶内容は保持される。
この状態で端末機（図示せず）は揮発性半導体メモリ１
との間でのデータの書き込み、読み出しが不可能になる
。
との間でのデータの書き込み、読み出しが不可能になる
。
次に、スイッチ機構部１９内の固定接点１９ａ。
１９ｂが可動接点１９ｃによって短絡されている場合に
ついて述べる。この場合は、ゲート制御信号１３は常に
“Ｌ”レベルになる。ゲート制御信号１３が“Ｌ”レベ
ルになると、３ステート単方向バッファ２．３のゲート
端子Ｇが“Ｌ”レベルになり、３ステート単方向バッフ
ァ２．３はディスエーブル状態になる。このとき、３ス
テート単方向バツフア３の出力は高インピーダンス状態
になり、３ステート双方向バツフア４もディスエーブル
状態になる。
ついて述べる。この場合は、ゲート制御信号１３は常に
“Ｌ”レベルになる。ゲート制御信号１３が“Ｌ”レベ
ルになると、３ステート単方向バッファ２．３のゲート
端子Ｇが“Ｌ”レベルになり、３ステート単方向バッフ
ァ２．３はディスエーブル状態になる。このとき、３ス
テート単方向バツフア３の出力は高インピーダンス状態
になり、３ステート双方向バツフア４もディスエーブル
状態になる。
この状態では電源人力１１の電圧が規定値以上に達して
も、端末機（図示せず）は揮発性半導体メモリ１との間
でデータの書き込み、読み出しともに不可能になる。
も、端末機（図示せず）は揮発性半導体メモリ１との間
でデータの書き込み、読み出しともに不可能になる。
このように、本実施例では鍵２０によって、スイッチ機
構部１９内の固定接点１９ａ、１９ｂが可動接点１９ｃ
によって短絡されると、携帯型記憶装置に対する読みだ
し、書き込み双方とも禁止される。
構部１９内の固定接点１９ａ、１９ｂが可動接点１９ｃ
によって短絡されると、携帯型記憶装置に対する読みだ
し、書き込み双方とも禁止される。
次にこの発明の他の実施例について説明する。
第２図はこの発明の他の実施例を示す回路図であり、第
１図のライトイネーブル信号１５．アウトプットイネー
ブル信号１６．チップイネーブル信号１７及び３ステー
ト単方向バツフア３のみを示したものである。
１図のライトイネーブル信号１５．アウトプットイネー
ブル信号１６．チップイネーブル信号１７及び３ステー
ト単方向バツフア３のみを示したものである。
同図に示すように、ライトイネーブル信号１５゜アウト
プットイネーブル信号１６及びチップイネーブル信号１
７がそれぞれ３ステートゲート２１ないし２３を介して
３ステート単方向バツフア３に与えられている。３ステ
ート単方向バツフア３は第１図と同じように、揮発性半
導体メモリ１（図示せず）に接続されている。３ステー
トゲート２１ないし２３のゲート端子Ｇには電源人力１
１が電流制限抵抗それぞれ２４ないし２６を介して接続
される。この場合、電源人力１１は入力抵抗（図示せず
）を介して接地されている。３ステートゲート２１ない
し２３のゲート端子Ｇはまた、スイッチ機構部２７ない
し２９の固定接点２７ｂないし２９ｂにそれぞれ接続さ
れている。また、スイッチ機構部２７ないし２９の固定
接点２７ａないし２９ａはそれぞれ接地されている。ス
イッチ機構部２７ないし２９の可動接点２７ｃないし２
９Ｃは外部からの鍵（図示せず）の操作によってのみ固
定接点２７ａないし２９ａと固定接点２７ｂないし２９
ｂをそれぞれ短絡、解放できるようになっており、それ
ぞれの鍵（図示せず）の先端形状と鍵穴（図示せず）の
鍵溝機構部は一対となっていて対応の鍵以外の使用はで
きない。
プットイネーブル信号１６及びチップイネーブル信号１
７がそれぞれ３ステートゲート２１ないし２３を介して
３ステート単方向バツフア３に与えられている。３ステ
ート単方向バツフア３は第１図と同じように、揮発性半
導体メモリ１（図示せず）に接続されている。３ステー
トゲート２１ないし２３のゲート端子Ｇには電源人力１
１が電流制限抵抗それぞれ２４ないし２６を介して接続
される。この場合、電源人力１１は入力抵抗（図示せず
）を介して接地されている。３ステートゲート２１ない
し２３のゲート端子Ｇはまた、スイッチ機構部２７ない
し２９の固定接点２７ｂないし２９ｂにそれぞれ接続さ
れている。また、スイッチ機構部２７ないし２９の固定
接点２７ａないし２９ａはそれぞれ接地されている。ス
イッチ機構部２７ないし２９の可動接点２７ｃないし２
９Ｃは外部からの鍵（図示せず）の操作によってのみ固
定接点２７ａないし２９ａと固定接点２７ｂないし２９
ｂをそれぞれ短絡、解放できるようになっており、それ
ぞれの鍵（図示せず）の先端形状と鍵穴（図示せず）の
鍵溝機構部は一対となっていて対応の鍵以外の使用はで
きない。
次にこの発明の他の実施例の動作について説明する。ス
イッチ機構部２７ないし２９の固定接点２７ａ、２７ｂ
、２８ｇ、２８ｂ及び２９ａ、２９ｂが可動接点２７ｃ
ないし２９ｃによって短絡されていないときには、３ス
テートゲート２１ないし２３のゲート端子Ｇが“Ｈ”レ
ベルになり、３ステートゲート２１ないし２３の入力が
そのまま出力される。
イッチ機構部２７ないし２９の固定接点２７ａ、２７ｂ
、２８ｇ、２８ｂ及び２９ａ、２９ｂが可動接点２７ｃ
ないし２９ｃによって短絡されていないときには、３ス
テートゲート２１ないし２３のゲート端子Ｇが“Ｈ”レ
ベルになり、３ステートゲート２１ないし２３の入力が
そのまま出力される。
他方、スイッチ機構部２１ないし２３の固定接点２７ｇ
、２７ｂ、２８ａ、２８ｂ及び２９ａ。
、２７ｂ、２８ａ、２８ｂ及び２９ａ。
２９ｂが固定接点２７ｃないし２９ｃによって短絡され
ているときは３ステートゲート２１ないし２３のゲート
端子Ｇが“Ｌルーベルになり、３ステートゲート２１な
いし２２の出力は高インピーダンス状態になる。
ているときは３ステートゲート２１ないし２３のゲート
端子Ｇが“Ｌルーベルになり、３ステートゲート２１な
いし２２の出力は高インピーダンス状態になる。
今、スイッチ機構部２１ないし２３の固定接点２７ａ、
２７ｂ、２８ａ、２８ｂ及び２９ａ、２９ｂがすべて可
動接点２７ｃないし２９ｃによって短絡されていないと
きには、端末装置（図示せず）は揮発性半導体メモリ１
（図示せず）の記憶内容を自由にアクセスできる。他方
、スイッチ機構部２１ないし２３のうち少なくともスイ
ッチ機構部２３のスイッチ機構部２７の固定接点２３ａ
。
２７ｂ、２８ａ、２８ｂ及び２９ａ、２９ｂがすべて可
動接点２７ｃないし２９ｃによって短絡されていないと
きには、端末装置（図示せず）は揮発性半導体メモリ１
（図示せず）の記憶内容を自由にアクセスできる。他方
、スイッチ機構部２１ないし２３のうち少なくともスイ
ッチ機構部２３のスイッチ機構部２７の固定接点２３ａ
。
２３ｂが可動接点２３ｃによって短絡されているときは
、端末装置（図示せず）は揮発性半導体メモリ１（図示
せず）の読み込み、書き込み双方ともできない。
、端末装置（図示せず）は揮発性半導体メモリ１（図示
せず）の読み込み、書き込み双方ともできない。
また、スイッチ機構部２７ないし２９の固定接点のうち
スイッチ機構部２７の固定接点２７ａ。
スイッチ機構部２７の固定接点２７ａ。
２７ｂのみが可動接点２７ｃによって短絡されていると
きは、端末装置（図示せず）は揮発性半導体メモリｌ（
図示せずンの読み出しはできるが書き込みはできない。
きは、端末装置（図示せず）は揮発性半導体メモリｌ（
図示せずンの読み出しはできるが書き込みはできない。
さらに、スイッチ機構部２７ないし２９のうちスイッチ
機構部２８の固定接点２８ａ、２８ｂのみが可動接点２
８ｃによって短絡されているときは、端末装置（図示せ
ず）は揮発性半導体メモリ１（図示せず）の書き込みは
できるが読み出しはできない。
機構部２８の固定接点２８ａ、２８ｂのみが可動接点２
８ｃによって短絡されているときは、端末装置（図示せ
ず）は揮発性半導体メモリ１（図示せず）の書き込みは
できるが読み出しはできない。
このように、本実施例では、揮発性半導体メモリ１の読
み出し、書き込みの一方或いは両方というように、不活
性化させる機能が選択できる。
み出し、書き込みの一方或いは両方というように、不活
性化させる機能が選択できる。
なお、第１図、第２図の実施例では、鍵２ｏの特定を鍵
溝によるメカニカルなものとしたが、他に磁気等により
特定される鍵を用いても同様の効果を奏する。また、携
帯型記憶装置内のメモリを揮発性半導体メモリ１とした
が、不揮発性半導体メモリとしてもデータの盗用防止に
は同様の効果を奏する。
溝によるメカニカルなものとしたが、他に磁気等により
特定される鍵を用いても同様の効果を奏する。また、携
帯型記憶装置内のメモリを揮発性半導体メモリ１とした
が、不揮発性半導体メモリとしてもデータの盗用防止に
は同様の効果を奏する。
次にこの発明に係る携帯型記憶装置の具体的実施例につ
いて説明する。第３図は第１図の実施例のスイッチ機構
部１９の実装の一例を示す実装図である。同図に示すよ
うに、スイッチ機構部１９は携帯型記憶装置の内部プリ
ント基板３１に実装されているため、外部から直接手や
道具などで操作することはできない。このスイッチ機構
部１９に鍵２０を挿入するための鍵穴３０が外装材３２
の電池ホルダー３３の上部に開けられている。鍵穴３０
は鍵を挿入しやすいように、コネクタ３４の反対側に設
けられている。この鍵穴３０に鍵２０を挿入操作するこ
とによって固定接点１９ａ。
いて説明する。第３図は第１図の実施例のスイッチ機構
部１９の実装の一例を示す実装図である。同図に示すよ
うに、スイッチ機構部１９は携帯型記憶装置の内部プリ
ント基板３１に実装されているため、外部から直接手や
道具などで操作することはできない。このスイッチ機構
部１９に鍵２０を挿入するための鍵穴３０が外装材３２
の電池ホルダー３３の上部に開けられている。鍵穴３０
は鍵を挿入しやすいように、コネクタ３４の反対側に設
けられている。この鍵穴３０に鍵２０を挿入操作するこ
とによって固定接点１９ａ。
１９ｂを可動接点１９Ｃ（図示せず）に接続して、固定
接点１９ａ、１９ｂを短絡するように構成されている。
接点１９ａ、１９ｂを短絡するように構成されている。
以上のように、本発明によれば、携帯型記憶装置内の少
なくとも一部の機能を活性化或いは不活性化するための
切り換えを行うスイッチ機構部と、前記スイッチ機構部
内に外部から鍵を挿入するための鍵穴を備え、前記鍵穴
に外部から鍵を挿入し、該鍵で前記スイッチ機構部の切
り換えを行うことにより、前記携帯型記憶装置内の少な
くとも一部の機能を活性化或いは不活性化しているので
、鍵の保有者が携帯型記憶装置の少なくとも一部の機能
を不活性化するようにスイッチ機構部を切り換え設定す
ると、鍵の保有者以外は携帯型記憶装置内の不活性化さ
れた機能を使用できない。
なくとも一部の機能を活性化或いは不活性化するための
切り換えを行うスイッチ機構部と、前記スイッチ機構部
内に外部から鍵を挿入するための鍵穴を備え、前記鍵穴
に外部から鍵を挿入し、該鍵で前記スイッチ機構部の切
り換えを行うことにより、前記携帯型記憶装置内の少な
くとも一部の機能を活性化或いは不活性化しているので
、鍵の保有者が携帯型記憶装置の少なくとも一部の機能
を不活性化するようにスイッチ機構部を切り換え設定す
ると、鍵の保有者以外は携帯型記憶装置内の不活性化さ
れた機能を使用できない。
従って、鍵の保有者以外が携帯型記憶装置内の記憶デー
タの盗用、偽造または改ざんをすることを防止できると
いう効果がある。
タの盗用、偽造または改ざんをすることを防止できると
いう効果がある。
第１図はこの発明による携帯型記憶装置の一実施例を示
す回路図、第２図はこの発明による携帯型記憶装置の他
の実施例を示す回路図、第３図はこの発明による携帯型
記憶装置のスイッチ機構部の実装例を示す外観図、第４
図は従来の携帯型記憶装置を示す回路図である。 図において、１は揮発性半導体メモリ、１９及び２７な
いし２９はスイッチ機構部、１９ａ、１９ｂ及び２７ａ
、２７ｂ、２８ａ、２８ｂ、２９ａ、２９ｂは固定接点
、１９ｃ及び２７ｃないし２９ｃは可動接点、２０は鍵
である。 なお、各図中同一符号は同一または相当部分を示す。
す回路図、第２図はこの発明による携帯型記憶装置の他
の実施例を示す回路図、第３図はこの発明による携帯型
記憶装置のスイッチ機構部の実装例を示す外観図、第４
図は従来の携帯型記憶装置を示す回路図である。 図において、１は揮発性半導体メモリ、１９及び２７な
いし２９はスイッチ機構部、１９ａ、１９ｂ及び２７ａ
、２７ｂ、２８ａ、２８ｂ、２９ａ、２９ｂは固定接点
、１９ｃ及び２７ｃないし２９ｃは可動接点、２０は鍵
である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）携帯型記憶装置内の少なくとも一部の機能を活性
化或いは不活性化するための切り換えを行うスイッチ機
構部と、 前記スイッチ機構部内に外部から鍵を挿入するための鍵
穴を備え、 前記鍵穴に外部から鍵を挿入し、該鍵で前記スイッチ機
構部の切り換えを行うことにより、前記携帯型記憶装置
内の少なくとも一部の機能を活性化或いは不活性化する
ことを特徴とする携帯型記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180120A JPH0465741A (ja) | 1990-07-05 | 1990-07-05 | 携帯型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180120A JPH0465741A (ja) | 1990-07-05 | 1990-07-05 | 携帯型記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0465741A true JPH0465741A (ja) | 1992-03-02 |
Family
ID=16077770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180120A Pending JPH0465741A (ja) | 1990-07-05 | 1990-07-05 | 携帯型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0465741A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002259220A (ja) * | 2001-03-02 | 2002-09-13 | Ricoh Co Ltd | 記憶装置と情報処理装置及びそのデータ盗用防止システム |
| JP2007299426A (ja) * | 2007-08-03 | 2007-11-15 | Matsushita Electric Ind Co Ltd | 非接触式ｉｃカードシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336454A (ja) * | 1986-07-31 | 1988-02-17 | Nec Corp | メモリカ−ド |
| JPS63288343A (ja) * | 1987-05-20 | 1988-11-25 | Matsushita Electric Ind Co Ltd | メモリ−カ−ド |
| JPH02299088A (ja) * | 1989-05-15 | 1990-12-11 | Canon Inc | メモリカード |
-
1990
- 1990-07-05 JP JP2180120A patent/JPH0465741A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336454A (ja) * | 1986-07-31 | 1988-02-17 | Nec Corp | メモリカ−ド |
| JPS63288343A (ja) * | 1987-05-20 | 1988-11-25 | Matsushita Electric Ind Co Ltd | メモリ−カ−ド |
| JPH02299088A (ja) * | 1989-05-15 | 1990-12-11 | Canon Inc | メモリカード |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002259220A (ja) * | 2001-03-02 | 2002-09-13 | Ricoh Co Ltd | 記憶装置と情報処理装置及びそのデータ盗用防止システム |
| JP2007299426A (ja) * | 2007-08-03 | 2007-11-15 | Matsushita Electric Ind Co Ltd | 非接触式ｉｃカードシステム |
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