JPH04659A - コンピュータ・ボード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、プリント板上にプロセッサ（以下、ＣＰＵと
呼称する）を搭載したコンピュータ・ボードに関し、特
に、複数のＣＰＵを搭載したコンピュータ・ボードの回
路構成に関する。

Ｂ１発明の概要 本発明は、プリント板上に複数のＣＰＵを搭載したコン
ピュータ・ボードにおいて、 プリント板外のマルチバスに接続されるマルチポートバ
スを備え、該マルチポートバスを介して各プロセッサが
リソースを共有することにより、ＣＰＵのパラレル処理
を実現し、ＣＰＵ間のデータ交換を簡略化すると共に多
方面よりのアクセスによるリソースを実現し、実装置Ｃ
を増加することなく、ローカルバスを廃止し、複数のＣ
ＰＵがメモリを共有する技術を提供するものである。

Ｃ０従来の技術 プリント板上に複数のＣＰＵを搭載する場合、コンピュ
ータ・ボードの回路構成は、通常、下記の２通りか煮え
られる。

第７図は、共有バス・インターフェイス方式の一例の構
成図である。図中、７ＩはＣＰＵ、７２はＣｏ−ＣＰＵ
、７３はＣＰＵバス、７４はＲＯＭ、７５はＲＡＭ、７
６はＩｌｏて、Ｃｏ−ＣＰＵ７２がＣＰＵバス７３を使
用するときに、ＣＰＵ７１はＣＰＵバス７３を明渡す。

この方式は、基本的にはデュアルポートアクセスである
。

第８図は、マルチバス／デュアルポート・インターフェ
イス方式の一例の構成図である。図中、８１ａ〜８１ｎ
は複数のＣＰＵボードで、ＣＰＵ及びメモリ、Ｉｌｏは
各ボード上のローカルバス８２ａ〜８２ｎに接続されて
いて、そのローカルバス８２ｎがマルチバス８３に接続
されている。

この場合、各ボード上のＣＰＩＪはマルチバス８３を通
して他ポート上のローカルメモリをアクセスすることが
できる。この方式も、デュアルポートアクセスである。

０９発明か解決しようとする課題 しかしながら、上記従来の方式では、３個以上のＣＰＵ
で同一バスをアクセスしようとすると、下記の課題が生
じる。まず第７図に示した方式はＣＰＬｉ同士がｌ対ｌ
て対応するインターフェイスなのでＣＰＵを増加させる
ことが不可能であり、第８図に示した方式ではマルチバ
ス８３にＣＰＵボード８１ａ〜８１ｎを増設すればマル
チポートアクセスが可能になるが、システムが大きくな
り、コストも高くなるというリスクがある。

２つのＣＰＵを１枚のＣＰＵボードに実装する場合、第
７図に示す共有バス・インターフェイス方式を１１１用
すると、Ｃｏ−ＣＰＬ！７２かＣＰＵ／＜スフ３をアク
セスしたいとさ、ＣＰＵ７１に対して必ず“ＨＯＬ　Ｄ
”が指令され、ＣＰＵ７１は待ち状態になる。これは、
夫々のＣＰＴＪとＣｏ−ＣＰＵが別の仕事を同時に行う
システムであれば、常にＣｏ−ＣＰＵに優先権が与えら
れ、第９図に示す如＜Ｃｏ−ＣＰＵは待ち状態なしに仕
事を実行できるのに対し、ＣＰＵは常に“ＨＯＬＤ”状
態になるということで、ＣＰＵは実質的に存在しないの
と同様な状態に陥る。一方、第８図に示したマルチバス
／デュアルポート・インターフェイス方式はＣＰＬＩボ
ード８１ｎを増設する方式なので、この場合に利用でき
ない。

本発明は、このような課題に鑑みて創案されたもので、
ＣＰＵのパラレル処理を実現し、ＣＰＵ間のデータ交換
を簡略化すると共に多方向よりのアクセスによるリソー
スを実現し、実装置Ｃを増加することなく、ローカルバ
スを廃止し、複数のＣＰＵがメモリを共有可能なコンピ
ュータ・ボードを提供することを目的としている。

Ｅ　課題を解決するための手段 本発明における上記課題を解決するための手段は、第１
図に実施例を兼ねて基本的構成を示す如く、プリント板
１に複数のプロセッサ１１〜１３と各リソース１４．１
５．１６とを搭載したコンピュータ・ボードにおいて、
プリント板１外のマルチバス３に接続されるマルチポー
トバス２を備え、該マルチポートバス２を介して各プロ
セッサ１１〜１３がリソース１４．１５又は１６を共有
するコンピュータ・ボードとするものである。尚、リソ
ースのうち、Ｉ４はＲＯＭ、１５はＲＡ　Ｍ　。

１６はＩｌｏである。

Ｆ　作用 本発明は、マルチポートハスを使用し、第２図にタイミ
ングを示す如く、各ＣＰＵか優先順位を持たず、別々の
仕事をしながら、同一のリソース例えばメモリにアクセ
スした際には交互に優先権を渡されて、例えばＣＰＪＪ
２がマルチポートバスをアクセス中のみＣＰＵＩをウェ
イトさせ、逆にＣＰＵＩがマルチポートバスをアクセス
中ＣＰＵ２をウェイトさせて、ＣＰＵの並列処理を可能
にするものである。

一般的に、コンピュータシステムでは第３図に構成を示
す如く、ＣＰＵ３１　　そのプログラムを格納するＲＯ
Ｍ３２及びデータを格納するＲＡＭ３３がＣＰＵのロー
カルバス３４に接続されていて、ＣＰＵ間でデータ交換
を行おうとする際は、ローカルバス間に配設されたゲー
ト３５と互いのローカルバス３４を介して、夫々のメモ
リをアクセスするようになっている。このままでは従来
例と同様にいずれか一方のＣＰＵに“ＷＡＩＴ”をかけ
、その間に他のＣＰＵがアクセスを行うしかなく、並列
処理は無理なうえ、ＣＰＬ；が３個以上になるとそれさ
え困難になることが周知である。

そこで、本発明では、第３図に示した各ＣＰＵのローカ
ルバス間にマルチポートバスを配設し、これに共通のリ
ソースを接続することで、第２図に示す如く、ＣＰＵの
いずれにも“ＨＯＬＤ“かかからず、データを交換した
いときだけマルチポートバスにアクセスすればよいよう
にしている。

Ｇ、実施例 以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は本発明の基本的構成を兼ねた一実施例を示す構
成図で、図中１は本発明のコンピュータ・ボードを形成
するプリント板、２はマルチポートバス、３はマルチバ
スである。プリント板ｌ内には、ＣＰＵ１１．１２及び
１３と、リソースであるＲＯＭ　１４　、　ＲＡＭ　１
５及びｌ１０１６とかマルチポートバス２に配設され、
そのマルチポートバス２がプリント板１外のマルチバス
３に接続されている。各プロセッサＩＩ〜１３は、マル
チポートバス２を介してリソース１４，１５．１６を共
有している。

第４図は、上記のマルチポートバスにメモリやＩｌｏの
リソースを接続し、それに対して複数のＣＰＵを同等に
使用可能にする構成を示オ図て、各ＣＰＵ（ＣＰＵ１．
ＣＰＵ２及びＣＰＬ’３）にコントロール回路４１，４
２．４３か配設され、マルチポートバスとマルチバスに
夫々のアービタ回路（以下ＭＰＢアービタ回路又はＭＢ
アーヒタ回路と略称する）４４．４５が配設されている
。

尚、ＣＰＵの代りにシーケンサを使用してもよい。

第１図及び第４図の構成の両方を組合わせて、具体的か
つ詳細な実施例として示すのが、第５図である。図中、
１はＣＰＵポート、２はマルチポートバス、３はマルチ
バスて、マルチポートバス２はボード外のマルチバス３
に連結され、第１〜第３のＣＰＵ　（ＣＰＵポート）５
１，５２．５３及びＲＯＭ５４．ＲＡＭ５５．ｌ１０５
６を接続されている。ＣＰＵ５１，５２．５３には夫々
のコントロール回路５７，５８．５９か付設されていて
、準備完了信号ＲＤＹを送り、ＭＰＢアーヒタ回路６０
に対してバスリクエスト信号ＣＰｎＲＱを送る。ＭＰＢ
アーヒタ回路６０はそのＣＰＵ番号のバス許可信号ＣＰ
ｎＥＮを返信する。ＭＰＢアービタ回路６０は、ＭＢア
ービタ回路６１からもマルチバスのリクエスト信号ＭＢ
ＲＱを受け、バス許可信号ＭＢＥＮを返信する。ＭＢア
ービタ回路６Ｉはマルチバス３に対して他ＣＰＵボード
のリクエスト信号ＣＢＲＱを送り、マルチバス３は、要
求されたＣＰＵホードが占有されているときは、不許可
信号ＢＵＳＹを返信する。

ＣＰＵコントロール回路５７，５８．５９は、各ＣＰＵ
のアドレスをデコードし、マルチポートハス２へのアク
セス要求か出たとき、前記ＭＰＢアービタ回路６０へ夫
々のリクエスト信号ＣＰｎＲＱを出力し、バス許可信号
ＣＰｎＥＮか返ってくるまでの間そのＣＰＵを“ＷＡ　
Ｉ　Ｔ″状態する。ハス許可信号ＣＰｎＥＮが返ってく
ると、マルチポートバス２のゲートを開き、該ＣＰＵを
“ＲＤＹ”状態にしてアクセスを行わせる回路である。

ＣＰＵとＭＰＢアービタ回路とのインターフェイスに相
当する。

ＭＰＢアービタ回路６０は、ＣＰＵ５１，５２又は５３
がマルチポートバス２をアクセスしようとしたときＣＰ
Ｕからのバスリクエスト信号ＣＰｎＲＱを受け、各ＣＰ
Ｕが均等のバス占有率になるように、バス許可信号ＣＰ
ｎＥＮを夫々のＣＰＵに順次返す回路である。

ＭＢアービタ回路６１は、例えば第４図に示す如く第２
のＣＰＵ　（ＣＰＵ２）かマルチバス３をアクセスしよ
うとしたときマルチバスとのインターフェイスを行い、
マルチバス３の使用権を獲得したときＣＰＵ２へバス許
可信号ＣＰｎＥＮを返す回路で、また、マルチバス３側
よりアクセス要求があったときＭＰＢアービタ回路２ヘ
リクエスト信号ＭＢＲＱを出し、バス許可信号ＭＢＥＮ
が返ってくるまでの間マルチバス３を“ＷＡＩＴ”状態
にし、バス許可信号ＭＢＥＮが返ってくるとマルチポー
トバス２のゲートを開き、マルチバス３を“ＲＤＹ”状
態にしてアクセスを行わせる回路である。

第６図は、第４図及び第５図で説明したＭＰＢアービタ
回路及びＭＢアービタ回路の状態遷移を示す模式図であ
る。従って、本実施例のボード上にはＣＰＵ１〜ＣＰＵ
３が搭載されているものとし、各信号も上記各図と同様
な送受信か行イっれろものとする。

第６図（ａ）は４方向アクセスのＭＰＢアーヒタ回路の
状態遷移を示す模式図で、図中、５Ｏ１Ｓ２．Ｓ４．Ｓ
６は無要求の状態を示し、ＳｌはＣＰＵＩの要求待ち状
態、Ｓ３はＣＰＵ２の要求待ち状態、Ｓ５はＣＰＵ５の
要求待ち状態、ｓ７はマルチバスの要求待ち状態を示し
ている。同図において、マルチポートバスへ何の要求も
なければ、ＳＯ→Ｓ２→Ｓ４→Ｓ６をぐるぐる回ること
になり、ＣＰＵＩがバスリクエストを出力するとＳＯが
それを検出してＳｔへ遷移する。ＣＰＵ　１のアクセス
が終了すると、ｓ２へ移行する。この動作が夫々のＣＰ
Ｕに対して行われ、同時にバスリクエストか出されてし
、順次処理される。

第６図（ｂ）はＭＢアーヒタ回路の状態遷移を示す模式
図で、図中、Ｓｏ、Ｓ６．Ｓ７は無要求の状態を示し、
Ｓｌは例えば第４図のＣＰＵ２がマルチバス要求を行っ
ている状態を示し、Ｓ２は該ＣＰｔ、’２がマルチバス
を獲得し、マルチポートバス要求を行っている状態を示
し、Ｓ３はバスの使用完了状態を示し、Ｓ４はマルチバ
スがマルチポートバス要求を行っている状態を示し、Ｓ
５はバスの使用完了状態を示している。同図において、
前記ＣＰＵ２がマルチバスのアクセス要求を行うと、Ｓ
Ｏでリクエストを検出してＳｌへ移行し、Ｓ２でマルチ
バスを獲得する準備を行い、Ｓ３でマルチポートバスを
介してマルチバスを使用する。

またマルチバスよりマルチポートバスのアクセス要求か
あると、Ｓ６てそのリクエストを検出し、Ｓ４へ移行し
、Ｓ５てマルチポートバスのゲートを開いて、マルチポ
ートバスを使用する。

上記を総合的に組込んで形成し１ニものが第５図に示し
たコンピュータボードで、複数のＣＰＵを実装する場合
でもＣＰＵをパラレルに実行させることができ、ＣＰＵ
間のデータ交換はマルチポートバスのメモリを共通エリ
アとして配設することが可能なため、このエリアを介し
てデータ交換か可能になる。また、マルチポートバスに
システム領域を配置することも可能で、ＣＰＵそれぞれ
のローカルバスを無くし、そのためのＩＣ実装数を減少
することができる。

本実施例は下記の効果が明らかである。

（＋）ＣＰＵパラレル処理を実現する。

（２）ＣＰＵ間のデータ交換方式を簡略化する。

（３）多方面よりのアクセスによるリソースを実現する
。

（４）実装置Ｃを増加させなくても複数のＣＰＵを実装
できる。

（５）ＣＰＵローカルバスの廃止が可能になる。

（６）複数のＣＰＵがメモリを共有できる。

Ｈ１発明の効果 以上、述べたとおり、本発明によれば、ＣＰＵのパラレ
ル処理を実現し、ＣＰＵ間のデータ交換を簡略化すると
共に多方面よりのアクセスによるリソースを実現し、実
装置Ｃを増加することなくローカルバスを廃止し、複数
のＣＰＵがメモリを共有可能なコンピュータ・ボードを
提供することができる。

【図面の簡単な説明】

第１図は本発明の基本的構成図、第２図は基本的構成の
波形図、第３図はコンビュータノステムの構成図、第４
図は本発明の一実施例の構成図、第５図は実施例のＣＰ
Ｌ’ボートの構成図、第６図は実施例の状態遷移の模式
図、第７図は共存バスインターフェイス方式の構成図、
第８図はマルチバス／デュアルポート・インターフェイ
ス方式の構成図、第９図は従来例の波形図である。 １．８１・・・ＣＰＵポート（プリント板）、２．。 マルチポートバス、３．８３・・・マルチバス、ＩＩ〜
１３．３１．　５１〜５３．　７１・ＣＰＵ、　　１４
〜１６，３２，３３．５４〜５６・リソース、４１〜４
３．５７〜５９−・ＣＰＵｎコントロール回路、４４．
６０・・・ＭＰＢアービタ回路、４５．６■ ・・ＭＢアーヒタ回路。 外２名 第３図 コンピュータシスデムの一般的構成図 第４図 本発明の一実施例の構成図 第１図 本発明の基本的構成図 第２図 本発明の基本的構成の波形図 第６図 実施例の状態遷移の模式図 （ａ） ２ＲＱ

Claims (1)

【特許請求の範囲】
1. （１）プリント板に複数のプロセッサと各リソースを搭
   載したコンピュータ・ボードにおいて、プリント板外の
   マルチバスに接続されるマルチポートバスを備え、該マ
   ルチポートバスを介して各プロセッサがリソースを共有
   することを特徴とするコンピュータ・ボード。