JPH0466128B2 - - Google Patents
Info
- Publication number
- JPH0466128B2 JPH0466128B2 JP59225240A JP22524084A JPH0466128B2 JP H0466128 B2 JPH0466128 B2 JP H0466128B2 JP 59225240 A JP59225240 A JP 59225240A JP 22524084 A JP22524084 A JP 22524084A JP H0466128 B2 JPH0466128 B2 JP H0466128B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- signal
- group
- chattering
- signal indicating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Keying Circuit Devices (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイツチからのデータ入力時に生じる
チヤタリングの防止回路に関する。
チヤタリングの防止回路に関する。
従来のチヤタリング防止回路は、第４図に示す
ように、押下されたスイツチ１の番号を２進符号
（A0，A1，A2）に符号化するエンコーダ２と、
スイツチが押下されたことを示す信号を発生する
ゲート３と、このゲート信号を遅延してストロー
ブ信号として出力する遅延回路４とから構成さ
れ、このストローブによりチヤタリングのない出
力A0〜A2を得ている。
ように、押下されたスイツチ１の番号を２進符号
（A0，A1，A2）に符号化するエンコーダ２と、
スイツチが押下されたことを示す信号を発生する
ゲート３と、このゲート信号を遅延してストロー
ブ信号として出力する遅延回路４とから構成さ
れ、このストローブによりチヤタリングのない出
力A0〜A2を得ている。
しかしながら、このような構成においては、複
数グループ信号G1〜G3が、第５図に示すように、
１つの装置に接続される場合には、ストローブ信
号作成回路（第１図のゲート３、遅延回路４）
を、各グループ毎に必要とするとともに、グルー
プの中の優先順位を決定するためのゲート５〜７
を必要とするため、ハードが複雑になるという欠
点がある。
数グループ信号G1〜G3が、第５図に示すように、
１つの装置に接続される場合には、ストローブ信
号作成回路（第１図のゲート３、遅延回路４）
を、各グループ毎に必要とするとともに、グルー
プの中の優先順位を決定するためのゲート５〜７
を必要とするため、ハードが複雑になるという欠
点がある。
本発明の目的は上述の欠点を除去したチヤタリ
ング防止回路を提供することにある。
ング防止回路を提供することにある。
このような欠点を解決するため、本発明のチヤ
タリング防止回路は、それぞれが複数のスイツチ
から構成された複数のスイツチグループの前記ス
イツチのチヤタリングを防止するチヤタリング防
止回路において、前記各グループの中の押下され
たスイツチの番号を示す信号をアドレスとして受
け前記押下されたスイツチの属するグループを示
すグループ信号と前記押下されたスイツチの番号
を示すスイツチ表示信号と前記スイツチ押下があ
つたことを示すスイツチ押下信号とを出力するリ
ード・オンリ・メモリと、前記スイツチ押下信号
を所定時間遅延する第１の遅延手段と、この第１
の遅延手段の出力に応じて前記グループ信号およ
びスイツチ表示信号を記憶する手段とを備えてい
る。
タリング防止回路は、それぞれが複数のスイツチ
から構成された複数のスイツチグループの前記ス
イツチのチヤタリングを防止するチヤタリング防
止回路において、前記各グループの中の押下され
たスイツチの番号を示す信号をアドレスとして受
け前記押下されたスイツチの属するグループを示
すグループ信号と前記押下されたスイツチの番号
を示すスイツチ表示信号と前記スイツチ押下があ
つたことを示すスイツチ押下信号とを出力するリ
ード・オンリ・メモリと、前記スイツチ押下信号
を所定時間遅延する第１の遅延手段と、この第１
の遅延手段の出力に応じて前記グループ信号およ
びスイツチ表示信号を記憶する手段とを備えてい
る。
次に図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例を示す回路図であ
る。図において、本発明のチヤタリング防止回路
は、各スイツチグループG1〜G3の中の押下され
たスイツチ番号を示す信号A0〜A2がアドレスと
して供給されるリード・オンリ・メモリ
（ROM）８を有している。このROM８はアドレ
スに応じて、どのグループ（A3，A4）のどのス
イツチ（A0〜A2）が押下されたかを示す信号を
Ｄ型フリツプフロツプ９に供給する。ROM８
は、また、このときストローブを遅延回路１０に
出力する。フリツプフロツプ９はこの遅延回路１
の出力に応答してROM９の出力を記憶する。一
方、遅延回路１０の出力は遅延回路１１によりさ
らに遅延されたのちROM８に与えられている。
る。図において、本発明のチヤタリング防止回路
は、各スイツチグループG1〜G3の中の押下され
たスイツチ番号を示す信号A0〜A2がアドレスと
して供給されるリード・オンリ・メモリ
（ROM）８を有している。このROM８はアドレ
スに応じて、どのグループ（A3，A4）のどのス
イツチ（A0〜A2）が押下されたかを示す信号を
Ｄ型フリツプフロツプ９に供給する。ROM８
は、また、このときストローブを遅延回路１０に
出力する。フリツプフロツプ９はこの遅延回路１
の出力に応答してROM９の出力を記憶する。一
方、遅延回路１０の出力は遅延回路１１によりさ
らに遅延されたのちROM８に与えられている。
このようなチヤタリング防止回路の動作を第２
図および第３図を参照して説明する。
図および第３図を参照して説明する。
第２図を参照すると、ROM８がストローブ信
号STを発生すると、このストローブ信号STは、
チヤタリングが起きている間だけ遅延させられる
（ST′）。この遅延ストローブST′によりＤフリツ
プフロツプにデータを記憶させ、スイツチを押し
た時のチヤタリングを防いでいる。
号STを発生すると、このストローブ信号STは、
チヤタリングが起きている間だけ遅延させられる
（ST′）。この遅延ストローブST′によりＤフリツ
プフロツプにデータを記憶させ、スイツチを押し
た時のチヤタリングを防いでいる。
第３図を参照すると、スイツチを戻した時に生
じたチヤタリングを防止するために、ROM８の
出力をＤフリツプフロツプで記憶させた後に
ROM８の出力データをキヤンセルする。このキ
ヤンセルは、ROM８の入力の１本に供給された
Ｄフリツプフロツプのクロツクよりさらに遅延さ
せたストローブ信号により行なわれる。これによ
り、スイツチを戻した時のチヤタリングによるＤ
フリツプフロツプのデータ破壊が防止できる。
じたチヤタリングを防止するために、ROM８の
出力をＤフリツプフロツプで記憶させた後に
ROM８の出力データをキヤンセルする。このキ
ヤンセルは、ROM８の入力の１本に供給された
Ｄフリツプフロツプのクロツクよりさらに遅延さ
せたストローブ信号により行なわれる。これによ
り、スイツチを戻した時のチヤタリングによるＤ
フリツプフロツプのデータ破壊が防止できる。
以上のように、本発明では、各入力装置ごとに
ストローブ発生回路を必要としないため回路が簡
単になるという効果がある。
ストローブ発生回路を必要としないため回路が簡
単になるという効果がある。
第１図は本発明の一実施例を示す回路図、第２
図および第３図は本発明の動作を説明する図、第
４図および第５図は従来例を説明する図である。 第１図において、８……リード・オンリ・メモ
リ、９……フリツプフロツプ、１０，１１……遅
延回路。
図および第３図は本発明の動作を説明する図、第
４図および第５図は従来例を説明する図である。 第１図において、８……リード・オンリ・メモ
リ、９……フリツプフロツプ、１０，１１……遅
延回路。
Claims (1)
- 【特許請求の範囲】 １ それぞれが複数のスイツチから構成された複
数のスイツチグループの前記スイツチのチヤタリ
ングを防止するチヤタリング防止回路において、 前記各グループの中の押し下げられたスイツチ
の番号を示す信号をアドレスとして受け、複数の
前記スイツチグループに対して予め定めた優先順
位に従つて、前記押し下げられたスイツチの属す
るグループを示すグループ信号と前記押し下げら
れたスイツチの番号を示すスイツチ表示信号と前
記スイツチの押下があつたことを示すスイツチ押
下信号とを出力するとともに、リセツト信号によ
り出力をリセツトされるリード・オンリ・メモリ
と、 前記スイツチ押下信号を第１の所定時間遅延
し、取り込み信号として出力する第１の遅延手段
と、 この取り込み信号に応じて前記グループ信号お
よびスイツチ表示信号を記憶する手段と、 前記取り込み信号を第２の所定時間遅延し、前
記リセツト信号として出力する第２の遅延手段と
から構成されたことを特徴とするチヤタリング防
止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225240A JPS61103311A (ja) | 1984-10-26 | 1984-10-26 | チャタリング防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225240A JPS61103311A (ja) | 1984-10-26 | 1984-10-26 | チャタリング防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61103311A JPS61103311A (ja) | 1986-05-21 |
| JPH0466128B2 true JPH0466128B2 (ja) | 1992-10-22 |
Family
ID=16826190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59225240A Granted JPS61103311A (ja) | 1984-10-26 | 1984-10-26 | チャタリング防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61103311A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2701399B2 (ja) * | 1988-12-22 | 1998-01-21 | ソニー株式会社 | チャタリング防止装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952923A (ja) * | 1972-09-25 | 1974-05-23 | ||
| JPS58104028U (ja) * | 1982-01-06 | 1983-07-15 | 日本電気株式会社 | チヤツタリング吸収回路 |
-
1984
- 1984-10-26 JP JP59225240A patent/JPS61103311A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61103311A (ja) | 1986-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5079693A (en) | Bidirectional FIFO buffer having reread and rewrite means | |
| US5311475A (en) | High speed full and empty flag generators for first-in first-out memory | |
| US4218756A (en) | Control circuit for modifying contents of packet switch random access memory | |
| US5265063A (en) | Semiconductor memory device having a plurality of SRAMs operable in synchronism with a clock permitting simultaneous access to multiple data | |
| KR940006148A (ko) | 테스트 기능을 가진 메모리장치 | |
| KR900017291A (ko) | 지연 회로 | |
| JP2914843B2 (ja) | ダイナミック型半導体メモリ | |
| JPS61103311A (ja) | チャタリング防止回路 | |
| SU739515A1 (ru) | Устройство дл ввода информации в эцвм | |
| RU2000602C1 (ru) | Устройство дл ввода информации | |
| JPS6256598B2 (ja) | ||
| SU1690192A1 (ru) | Разр д счетчика-сумматора | |
| SU1105882A2 (ru) | Устройство дл ввода информации | |
| JPH02104152A (ja) | データ信号受信装置 | |
| JP2578874B2 (ja) | パルス回路 | |
| SU1481854A1 (ru) | Динамическое запоминающее устройство | |
| KR890004805Y1 (ko) | 씨디롬(cd-rom) 드라이버의 디지탈 데이터 순서 변환회로 | |
| JP2679471B2 (ja) | クロック切替回路 | |
| SU943693A1 (ru) | Устройство дл ввода информации | |
| JPS63203078A (ja) | フレ−ム間予測復号化装置 | |
| SU1173533A1 (ru) | Устройство подавлени помех в цифровом сигнале | |
| JP2526042Y2 (ja) | メモリ・レジスタ制御回路 | |
| SU1381565A1 (ru) | Многоканальный коммутатор | |
| JP2615004B2 (ja) | 集積化順次アクセスメモリ回路 | |
| SU989586A1 (ru) | Посто нное запоминающее устройство |