JPH046694A - 基準電圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は半導体装置の基準電圧発生回路に係り、特に外
部電源電圧や温度による変動の少ない、安定な電圧を発
生する回路に関する。

【従来の技術】

半導体装置内で、外部電源電圧や温度による変動の少な
い、安定な基準電圧が必要とされることがある。たとえ
ば、ＤＲＡＭ　（ダイナミックランダムアクセスメモリ
）等のメモリＬＳＩにおいては、外部電源電圧よりも低
い電圧をＬＳＩチップ上に設けた回路（電圧リミッタ）
で発生し、それを電源として用いることがある。この内
部電源電圧は、メモリ動作を安定にするために、外部電
源電圧や温度による変動の少ない安定した電圧である必
要があり、そのためにはチップ上に安定な基準電圧を発
生する回路を搭載する必要がある。また、アナログ回路
を内蔵したＬＳＩでは、参照用の電圧として安定した基
準電圧を必要とする場合が多い。 第８図は、特開平１−２９６４９１で提案されている基
準電圧発生回路である。図中、Ｍ工、Ｍ２、Ｍ、、　Ｍ
２□はＰチャネルＭＯ３ＦＥＴ、Ｍｌ、Ｍ、。 はＮチャネルＭＯ３ＦＥＴであり、Ｖｃｃは正電圧の外
部電源である。ＰチャネルＭＯ８ＦＥＴのうち、Ｍ□は
標準よりも低い（負で絶対値が大きい）しきい値電圧Ｖ
　ＴＰＥをもち、他は標準のしきい値電圧ＶＴＰをもつ
。この回路は、以下に説明するように、ＭｌとＭ２との
しきい値電圧差ｌ　ＶＴＰＥＩ　　Ｉ　ＶＴＰＩを出力
電圧ＶＲとして取り出す。 図中、１０は動作点設定回路である。ここに流れる電流
■、は主として抵抗Ｒによって定まる。 ＮチャネルＭＯ５ＦＥＴ−Ｍ、とＭ　２０とはゲートと
ソースとを共有しており、いわゆるカレントミラー回路
を構成している。すなわち１Ｍ、のドレイン電流■２と
Ｍ２ｏのドレイン電流■、との比が一定になるように動
作する。その電流比（ミラー比）は、Ｍ、とＭ、。の定
数比によって定まる。同様に、ＰチャネルＭＯ５ＦＥＴ
−Ｍ、とＭ２□はカレントミラー回路を構成しており、
Ｉｏと■、との比はＭ４とＭ２□の定数比によって定ま
る。これらの２個のカレントミラー回路の作用により、
Ｍ、とＭ２とに流れる電流の比重、＝１２が一定に保た
れる。たとえば、Ｉ２：　１．＝１　：　１、Ｉｏ：　
ｌ５＝２　：　１となるように定数比を定めれば、１１
：　ｌ２＝１　：　１となる。 このとき、次の２式が成り立つ。 β□ １１＝　　　　□　　（Ｖｘ　　ＩＶＴＰＥＩ）　２β
２ Ｊｚ＝□Ｈ（Ｖ、−ＶＲＩＶＴＰＩ）”ま ただし、ｖｌはノード１の電圧、β１、β２はそれぞれ
Ｍｏ、Ｍ２のコンダクタンス係数である。これらの式か
らβ□＝β２として計算すると、ＶＲ＝　ＶｔｐＥ−Ｖ
ｔｐ となる。すなわち、出力電圧ＶＲとしてＭｌとＭ２との
しきい値電圧差が得られ、これは外部電源■ＣＣに依存
しない安定な電圧である。

【発明が解決しようとする課題） 発明者らは、第８図の回路では、出力電圧ＶＲが外部電
源電圧ｖｃｃによって多少変化することを発見した。こ
れを調査した結果、以下に説明するように、ＭＯＳＦＥ
Ｔ−ＭよとＭ２との電流電圧特性の差が原因であること
をつきとめた。 第９図は１Ｍ１およびＭ２について、ゲートとドレイン
とを接続した場合の、ゲート・ドレイン電圧ＶＣ＝ｖｏ
とドレイン電流ＩＤとの関係を示している。ただし、Ｉ
Ｄは対数目盛でプロットしである。理想的な場合、すな
わちＭ工とＭ２とはしきい値電圧のみが異なり、その他
の特性が同一の場合は、２本の線が平行になり、２本の
線の間隔で表されるＶＲは、Ｉｏの絶対値にかかわらず
一定になるはずである。しかし現実には１図に示すよう
に２本の線は平行にならない（図は特性の差を誇張して
描いである）。これは、Ｍ工とＭ２とのチャネル領域の
不純物プロファイルが異なるために、テール係数αやコ
ンダクタンス係数βが異なるからである。したかって、
ＶＲは、図中に示したようにドレイン電流Ｉｏの絶対値
によって変化する。 第８図の回路では、ＭｏとＭ２のドレイン＠流丁１とＩ
２の比はカレントミラー回路によって一定に保たれるが
、それらの絶対値は外部電源電圧Ｖｃｃによって変化す
る。これは、動作点設定回路に流れる電流■、がＶｃｃ
によって変化するからである（Ｍ２ｏ、　Ｍ２．のしき
い値電圧を無視すればＩ、＝Ｖｃｃ／Ｒである）。これ
により、ＶＲのＶＣＣ依存性が生ずる。 本発明の目的は、上記の問題点を解決し、Ｖｃｃ依存性
のより小さい安定な基準電圧を発生する手段を提供する
ことにある。 【課題を解決するための手段】 上記目的を達成するため、本発明では、外部電源電圧に
よる変動の少ない安定な電流Ｉを発生する回路と、基９
ＭＯ５ＦＥＴ−Ｍ、およびＭ２にそれぞれ■に比例した
電流を流すためのカレントミラー手段とを設ける。

【作用１ 外部電源電圧Ｖｃｃによる変動の少ない電流Ｉを発生し
、基準ＭＯ８ＦＥＴ−Ｍ□およびＭ２にそれぞれ工に比
例した電流を流すことにより、ＭｌおよびＭ２に流れる
電流の比だけでなく、それらの絶対値もほぼ一定になる
。これにより、ＭｏとＭ２との間に特性の相違があって
も、ＶＲのＶＣＣによる変動を小さくできる。 ［実施例］ 以下、本発明の実施例を図面により説明する。 以下の説明では正の基準電圧を発生する場合について説
明するが、トランジスタの極性等を逆にすることによっ
て負の基準電圧を発生することもできる。 第１図に本発明の第１の実施例の回路図を示す。 この回路は、ＮチャネルＭＯ５ＦＥＴ−Ｍ３、Ｍ工□、
ＭＩ２、ＰチャネルＭＯ８ＦＥＴ−Ｍ□、Ｍ２、Ｍ４、
Ｍ０３、Ｍｌ４、および抵抗Ｒから成り、ＶＣＣは正電
圧の外部電源である。ＰチャネルＭＯ５ＦＥＴのうち、
Ｍｌは標準よりも低い（負で絶対値が大きい）しきい値
電圧Ｖ　ＴＰＥを持つエンハンスメント形ＦＥＴであり
、他は標準のしきい値電圧ＶＴＰを持つエンハンスメン
ト形ＦＥＴである。以下、この回路の動作を説明する。 ＭＯＳ　Ｆ　Ｅ　Ｔ　−Ｍ１〜Ｍ、７り１ら成ル回路は
、第８図の従来例と同じである。本発明の特徴は、動作
点設定回路として定電流回路１１を採用したことにある
。この回路は、以下に説明するように外部電源電圧Ｖｃ
ｃに対して安定な電流を発生する回路である。 ＮチャネルＭＯ８ＦＥＴ−Ｍよ、とＭＩ２とはソースお
よびゲートを共有しており、いわゆるカレントミラー回
路を構成している。すなわち、Ｍ工、のドレイン電流Ｉ
３とＭＩ２のドレイン電流Ｉ４との比が一定になるよう
に動作する。特に、Ｍ□、とＭ　１２との定数が同一な
らば、Ｉ、＝１．になる。一方、ＰチャネルＭＯ５ＦＥ
Ｔ−Ｍ□、とＭ□４とが、定数が同一で、ともに飽和領
域で動作していれば、次の３式が成り立つ。 β ｌ３＝　　　（Ｖ４　　Ｖ３　１ＶＴＰＩ）　２β ｌ４＝−（Ｖｃｃ＝Ｖ４−　　ＶＴＰＩ）　　２Ｖｃｃ
−Ｖ、＝Ｉ、Ｒ ここでβはＭ□１、Ｍ　１４のコンダクタンス係数であ
る。これらの式と先のｌ３＝Ｉ、という関係から、が導
かれる。特に、βＲ＞　１　／　ｌ　ＶＴＰＩのときは
、Ｖ４弁Ｖｃｃ−ｌ　Ｖｒｐ ■、≠Ｖ（ｃ−２ｌ　ＶＴＰＩ である。電流工１、■、は、上式から明らかなように、
ＭＯＳＦＥＴの定数および抵抗値のみによって決まり、
外部電源電圧Ｖｃｃには依存しない。 ＮチャネルＭＯ５ＦＥＴ−Ｍ、とＭ工、とはカレントミ
ラー回路を構成しているから、Ｍ、のドレイン電流■２
とＭ　ｚ　ｚのドレイン電流Ｉ、との比は、一定に保た
れる。一方、ＰチャネルＭＯ５ＦＥＴ・・Ｍ４とＭｌ４
とはカレントミラー回路を構成しているから、Ｍ４のド
レイン電流工。とＭ　１４のドレイン電流■、どの比は
、一定に保たれる。したがって、■。とＩ２はいずれも
、Ｖｃｃに依存しない安定な値に保たれ、それらの差で
ある工、も安定な値になる。たとえば、Ｉ２：　Ｉ、＝
ｌ　：　１、■。：Ｉ、＝２：ｌになるようにカレント
ミラー回路の定数比を定めれば、１．＝Ｉ２＝Ｉ、＝Ｉ
、となる。すなわち、基準電圧ＶＲを発生するための２
個のＭＯＳＦＥＴ　−ＭｌとＭ２のドレイン電流工、と
工２の比だけでなく、それらの絶対値もＶｃｃに依存し
ない安定な値に保たれる。これにより、ＭｌとＭ２とに
第９図のような特性の差異があっても、ＶＲは一定にな
る。 次に、この回路をＬＳＩチップ上に搭載する場合の、Ｍ
ＯＳＦＥＴのデバイス構造について説明する。第１図の
回路では、基準ＭＯ８ＦＥＴ−Ｍ、およびＭ２のバック
ゲートは、それぞ九のソースに接続されている。バック
ゲートは共通の基板端子に接続してもよいが、基板電圧
の変動によるしきい値電圧の変動を防ぐためには、ソー
スに接続する方が望ましい。 そのためには、ＬＳＩチップの基板がＰ形の場合は、た
とえば第２図に示す構造にすればよい。 同図（ａ）はレイアウト図、（ｂ）は断面図である。図
中、１０１はＰ形の半導体基板、１０２はＮ形のウェル
、１０３はＮ十拡散層、１０７はＰ十拡散層、１０４は
アイソレーション用のＳｉＯ２，１０６はゲートとなる
多結晶シリコンもしくは金属、１１３は眉間絶縁膜、１
０８は配線層、１１５は保護膜、１１６はコンタクト孔
である。 ソース拡散層（図の左側のＰ十拡散層）とＮウェルとが
、配線層１０８によって接続されている。 この構造は通常のＣＭＯＳプロセスで作ることができる
。 第３図は、ＬＳＩチップの基板がＮ形の場合の実現例で
ある。図中、１１１はＮ形の基板、１１２はＰ形のウェ
ルである。このようにウェルを二重構造にして外側のウ
ェル１１２の電位を固定（たとえば接地）することによ
り、基板１コ１とＭＯＳＦＥＴのハックゲート１０２と
が静電的にシールドされる。したがって、それらの間の
寄生容量を介した干渉雑音を防止でき、基板電圧変動の
影響をほぼ完全になくすことができる。なお、基板１１
１は、たとえば外部電源Ｖｃｃに接続すればよい。この
構造は通常のＣＭＯＳプロセスにウェルを形成する工程
を一つ追加するだけで作ることができ、比較的低コスト
で大きな効果が得られる。 基準ＭＯ８ＦＥＴ−Ｍ、とＭ２のチャネル幅、チャネル
長は、製造プロセスのばらつきの影響を少なくするため
に、十分大きく、たとえば最小加工寸法よりも１桁以上
大きくすることが望ましい。 しかも、Ｍ□とＭ２のレイアウトパターンは、幾何学的
に合同な図形とし、配置する方向も同一にするのが、製
造プロセスのばらつきの影響を少なくする意味で望まし
い。たとえば、ソース・ドレイン拡散層上のコンタクト
孔の配置方法を同一にすることにより、拡散層抵抗の影
響を同じにすることができる。また、チャネルの方向を
同じにすることにより、結晶面方向による移動度の差の
影響をなくすことができる。 定電流回路内のＰチャネルＭＯ８ＦＥＴ−Ｍ工３とＭ工
、も、基板電圧変動の影響をなくすために、第２図また
は第３図の構造にすることが望ましい。 これらのＭＯＳＦＥＴのしきい値電圧が、定電流工３、
工、を発生する基準になるからである。 第４図に本発明の第２の実施例の回路図を示す。 第１図の回路との相違点は、ＰチャネルＭＯ５ＦＥＴ−
Ｍ５を挿入したことである。これにより、以下に説明す
るように、Ｍ４とＭ　１４とのカレントミラー特性を改
善することができる。 これまでの説明では、簡単のため、飽和領域におけるＭ
ＯＳＦＥＴの電流はドレイン・ソース間電圧にはよらな
いとしてきたが、実際はドレイン・ソース間電圧によっ
て多少変化する。第１図の回路では、電圧ｖ０はほぼＭ
工のしきい値電圧の絶対値、すなわちＩＶＴＰＥＩに等
しい。したがって、Ｍ４のドレイン・ソース間電圧はほ
ぼＶｃｃ　　ＩＶＴＰＥてあり、Ｖｃｃとともに変化す
る。一方、先に述べたように、Ｖ３牛Ｖｃｃ　−２ｌ　
ＶＴＰＩであるから、Ｍ□４のドレイン・ソース間電圧
はほぼ２１ＶＴＲ１であり、Ｖｃｃによらず一定である
。このＭ４とＭ、４とのドレイン・ソース間電圧の差異
によって、■０と１４との比がＶｃｃによって多少変化
する。ところで、■２とＩ３との比はＶｃｃによらずほ
ぼ一定である。なぜならば、Ｍ、のドレイン・ソース間
電圧はＶＲでほぼ一定、Ｍ１□のドレイン・ソース間電
圧はＶＴＮ（ＮチャネルＭＯ５ＦＥＴのしきい値電圧）
でほぼ一定だからである。したがって、１１と１２との
比がＶｃｃによって多少変化し、これによりＶＲの変化
が生ずる。 第４図の回路では１次のようにしてこのＶＲの変化を抑
えている。Ｍｓのゲート電圧はＶ、”＝Ｖｃｃ〜２１Ｖ
ＴＰｌであるから１Ｍ４のドレイン電圧は■５≠Ｖ、＋
　ｌ　ＶＴＰＩ　’＝　Ｖｃｃ−ｌ　Ｖｒｐｌ　テある
。したがって、Ｍ４のドレイン・ソース間電圧はＩＶＴ
ＰＩで、ｖｃｃによらずほぼ一定である。Ｍ、とＭ□、
のドレイン・ソース間電圧が、ともにほぼ一定に保たれ
るから、第１図の回路に比べて、Ｍ４とＭｏ、とのカレ
ントミラー特性が良くなる。 以上の実施例では、定電流回路としてＰチャネルＭＯ８
ＦＥＴのしきい値電圧を基準にした回路を用いていたが
、ＮチャネルＭＯ８ＦＥＴのしきい値電圧ＶＴＮを基準
にした回路を用いることもできる。第５図にこの例を示
す。ここで用いている定電流回路１２では、 である。 また、基準電圧ＶＲを発生するために、ＰチャネルＭＯ
５ＦＥＴでなくＮチャネルＭＯ５ＦＥＴを用いることも
できる。第６図にこの例を示す。 図中、Ｍ、は標準よりも高いしきい値電圧Ｖ　ＴＮＥを
もつＮチャネルＭＯ８ＦＥＴ、Ｍ、は標準のしきい値電
圧ＶＴＮをもつＮチャネルＭＯ８ＦＥＴである。この回
路では、基準ＭＯ８ＦＥＴ−ＭＧ、Ｍ。 のバックゲートをソースに接続する（第２図または第３
図において導電形を逆にした構造を用いる）のが望まし
い。 以上の実施例における定電流回路は、回路内で自動的に
動作点が定まる、いわゆるセルフバイアス方式の回路で
ある。セルフバイアス方式の回路には、回路が望ましく
ない安定点に陥るのを防止するために、起動回路を付け
ておくことが望ましい。たとえば第１図の定電流回路１
１の場合は、望ましい安定点は、前述のように定電流工
３、工。 が流れている状態である。このとき、■４≠ＶｃｃＩＶ
ＴＰＩ、Ｖ、　、４　Ｖｃｃ　−２ｌ　Ｖｔｐｌ、■２
″：ＶＴＮである。しかし、この他にもＩ、＝１．＝Ｏ
１■４＝ｖ。 ＝Ｖｃｃ、Ｖ２＝Ｏという安定点がある。回路がこの安
定点に陥るのを防ぐには、たとえば第７図に示すような
起動回路１３を付ければよい。この起動回路は、２個の
インバータ１４．１５とＮチャネルＭＯ５ＦＥＴＭ□。 から成る。インバータ１４の論理しきい値ＶＩＮＶは、
Ｖｃｃ　−２ＩＶｔｐｌ＜Ｖ！Ｎｖ＜Ｖｃｃとなるよう
に設定しておく。回路が望ましくない安定点にあるとき
は、インバータ１４の出力は低レベル、１５の出力は高
レベルである。したがって、Ｍ、。は導通状態であり、
■□を引き下げるように、すなわち回路を望ましくない
安定点から脱出させるように働く。回路が望ましい安定
点に到達すると、インバータ１４の出力が高レベル、１
５の出力が低レベルになる。するとＭ、。は非導通状態
になり、定電流回路本体の動作には影響を及ぼさなくな
る。 【発明の効果】 以上説明、したように、本発明によれば、基準ＭＯＳＦ
ＥＴ間に特性差があっても、外部電源電圧依存性の小さ
い安定な基準電圧を作ることができる。

【図面の簡単な説明】

第１図、第４図、第５図、第６図、第７図は本発明の実
施例の基準電圧発生回路の回路図、第２図、第３図は本
発明に用いるＭＯＳＦＥＴのレイアウト図および断面図
、第８図は従来の基準電圧発生回路の回路図、第９図は
ＭＯＳＦＥＴの電流電圧特性を示す図である。 符号の説明 １０・・・バイアス回路、１１．１２・・・定電流回路
、１３・・・起動回路、１４．１５・・・インバータ；
・−・ヅ 暇 ！ ■ 第５旧 Ｃす ＄２ 図 色ジ ぇ−ａ清面図 キ 斗 回 雨 １狽 纂７閲 第 昭

Claims (1)

1. 【特許請求の範囲】 １、ゲートが自分自身のドレインに接続され第１のしき
   い値電圧を有する第１のエンハンスメント形ＦＥＴ、ゲ
   ートが自分自身のドレインに接続され上記第１のしきい
   値電圧と異なる第２のしきい値電圧を有する第２のエン
   ハンスメント形ＦＥＴと、電源電圧に対して安定化され
   た電流を発生する回路と、上記第１のＦＥＴに上記安定
   化電流に比例した第１の電流を、上記第２のＦＥＴに上
   記安定化電流に比例した第２の電流をそれぞれ供給する
   カレントミラー手段とを有し、上記第１および第２のＦ
   ＥＴのドレイン間もしくはソース間電位差を基準電圧と
   することを特徴とする、基準電圧発生回路。 ２、上記カレントミラー手段は、上記安定化電流と上記
   第１もしくは第２の電流とを一定比に保つ第１のカレン
   トミラー回路と、上記安定化電流と上記第１、第２の電
   流の和とを一定比に保つ第２のカレントミラー回路から
   成ることを特徴とする、請求項１記載の基準電圧発生回
   路。 ３、上記第１、第２のＦＥＴは、それぞれウェル内に形
   成され、各ウェルと各ＦＥＴのソースとがそれぞれ接続
   されていることを特徴とする、請求項１記載の基準電圧
   発生回路。