JPH0227681B2 - - Google Patents
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- JPH0227681B2 JPH0227681B2 JP55098617A JP9861780A JPH0227681B2 JP H0227681 B2 JPH0227681 B2 JP H0227681B2 JP 55098617 A JP55098617 A JP 55098617A JP 9861780 A JP9861780 A JP 9861780A JP H0227681 B2 JPH0227681 B2 JP H0227681B2
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- Japan
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- transistors
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- effect transistor
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- 230000005669 field effect Effects 0.000 claims description 16
- 230000000694 effects Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
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- 238000010586 diagram Methods 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
Landscapes
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
- Direct Current Feeding And Distribution (AREA)
- Control Of Voltage And Current In General (AREA)
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
本発明はMOS分圧回路、特にしきい値電圧お
よび周囲温度の変化が出力電圧に殆ど影響を及ぼ
さない改良された分圧回路に関するものである。
よび周囲温度の変化が出力電圧に殆ど影響を及ぼ
さない改良された分圧回路に関するものである。
MOS分圧回路は広範囲に使用され、例えば4K
および16KダイナミツクRAM（ランダムアクセス
メモリ）における差動増幅器形入力バツフアに対
する基準電圧発生器として使用される。本明細書
では用語MOSを金属酸化物半導体電界効果トラ
ンジスタMOSFETの略称として使用する。一般
に、かかる電圧発生器は直列に多数のトランジス
タを必要とし、これにより多数のしきい値電圧降
下が生じ、これは入力電圧が比較的高い場合しか
許容できない。
および16KダイナミツクRAM（ランダムアクセス
メモリ）における差動増幅器形入力バツフアに対
する基準電圧発生器として使用される。本明細書
では用語MOSを金属酸化物半導体電界効果トラ
ンジスタMOSFETの略称として使用する。一般
に、かかる電圧発生器は直列に多数のトランジス
タを必要とし、これにより多数のしきい値電圧降
下が生じ、これは入力電圧が比較的高い場合しか
許容できない。
1978年１月17日付の米国特許第4069430号明細
書には、エンハンスメント形トランジスタおよび
デイプリーシヨン形トランジスタの両方を有しか
つこれらトランジスタのすべてを直列に接続した
MOS分圧回路が記載されている。また1968年６
月22日付で公告されたドイツ国特許出願第
2435606号には直列接続した２個のデイプリーシ
ヨン形トランジスタが記載されている。また、
1979年５月１日付の米国特許第4152716号明細書
には、すべて直列接続した多数のエンハンスメン
ト形トランジスタが記載されている。
書には、エンハンスメント形トランジスタおよび
デイプリーシヨン形トランジスタの両方を有しか
つこれらトランジスタのすべてを直列に接続した
MOS分圧回路が記載されている。また1968年６
月22日付で公告されたドイツ国特許出願第
2435606号には直列接続した２個のデイプリーシ
ヨン形トランジスタが記載されている。また、
1979年５月１日付の米国特許第4152716号明細書
には、すべて直列接続した多数のエンハンスメン
ト形トランジスタが記載されている。
本発明の分圧回路は入力ノード、出力ノード、
共通ノード、およびこれら３つのノードに結合し
た３個の電界効果トランジスタを備える。これら
３個の電界効果トランジスタのうち第１および第
２トランジスタは出力ノードおよび共通ノード間
に並列に接続する。第３電界効果トランジスタは
並列接続した第１および第２電界効果トランジス
タと直列に入力ノードおよび共通ノード間に接続
する。入力ノードおよび共通ノード間に直流電圧
を供給した場合、低減された直流電圧が出力ノー
ドおよび共通ノード間に生ずる。
共通ノード、およびこれら３つのノードに結合し
た３個の電界効果トランジスタを備える。これら
３個の電界効果トランジスタのうち第１および第
２トランジスタは出力ノードおよび共通ノード間
に並列に接続する。第３電界効果トランジスタは
並列接続した第１および第２電界効果トランジス
タと直列に入力ノードおよび共通ノード間に接続
する。入力ノードおよび共通ノード間に直流電圧
を供給した場合、低減された直流電圧が出力ノー
ドおよび共通ノード間に生ずる。
出力電圧はしきい値電圧の変化に対し極めて安
定である。エンハンスメント形トランジスタを使
用した場合には、分圧回路は入力電圧をしきい値
電圧の２倍まで低下させても良好に動作する。
定である。エンハンスメント形トランジスタを使
用した場合には、分圧回路は入力電圧をしきい値
電圧の２倍まで低下させても良好に動作する。
しきい値電圧の変化は数個の異なる原因に起因
する。処理条件が相違することにより、所定時間
に処理されたデバイスにおけるトランジスタがこ
れと異なる時間に処理されたデバイスにおけるト
ランジスタとは異なるしきい値電圧を有するとい
う事態が起る。また、所定のデバイスの作動に当
り温度変化によつてしきい値電圧が変化する。ま
た、該デバイスの作動に当り基板におけるバイア
ス電圧の変化によつてしきい値電圧の変化が起
る。
する。処理条件が相違することにより、所定時間
に処理されたデバイスにおけるトランジスタがこ
れと異なる時間に処理されたデバイスにおけるト
ランジスタとは異なるしきい値電圧を有するとい
う事態が起る。また、所定のデバイスの作動に当
り温度変化によつてしきい値電圧が変化する。ま
た、該デバイスの作動に当り基板におけるバイア
ス電圧の変化によつてしきい値電圧の変化が起
る。
構造が簡単である他、本発明の分圧回路は極め
て安定な出力電圧を発生する。トランジスタの幾
何学的構成だけを適切に選定することにより、１
つのトランジスタのしきい値電圧より大きくかつ
入力電圧の1/2より小さい出力電圧に対しては出
力ノード電圧をしきい値電圧および温度の変化に
は左右されないようにすることができる。更に、
出力および入力電圧の間の比が一定に維持され
る。
て安定な出力電圧を発生する。トランジスタの幾
何学的構成だけを適切に選定することにより、１
つのトランジスタのしきい値電圧より大きくかつ
入力電圧の1/2より小さい出力電圧に対しては出
力ノード電圧をしきい値電圧および温度の変化に
は左右されないようにすることができる。更に、
出力および入力電圧の間の比が一定に維持され
る。
図面につき本発明を説明する。
図面は本発明のMOS分圧回路を示す。この分
圧回路は３個のノード１６，１８，２０に結合し
た３個のMOSトランジスタ１０，１２，１４を
備える。ここで、ノード１６は入力ノードと称
し、ノード１８は出力ノードと称し、ノード２０
は接地されており共通ノードと称する。入力ノー
ド１６はドレイン用電源電圧VDDに結合し、共通
ノード２０はソース用電源電圧VSSに結合する。
圧回路は３個のノード１６，１８，２０に結合し
た３個のMOSトランジスタ１０，１２，１４を
備える。ここで、ノード１６は入力ノードと称
し、ノード１８は出力ノードと称し、ノード２０
は接地されており共通ノードと称する。入力ノー
ド１６はドレイン用電源電圧VDDに結合し、共通
ノード２０はソース用電源電圧VSSに結合する。
トランジスタ１０および１２は入力ノード１６
および共通ノード２０の間に直列に接続する。ト
ランジスタ１０のドレインは入力ノード１６に接
続する。トランジスタ１０のソースおよびトラン
ジスタ１２のドレインは互に接続すると共に出力
ノード１８に接続する。トランジスタ１２のソー
スは共通ノード２０に接続する。トランジスタ１
０および１２のゲートは互に接続すると共に、入
力ノード１６に接続する。
および共通ノード２０の間に直列に接続する。ト
ランジスタ１０のドレインは入力ノード１６に接
続する。トランジスタ１０のソースおよびトラン
ジスタ１２のドレインは互に接続すると共に出力
ノード１８に接続する。トランジスタ１２のソー
スは共通ノード２０に接続する。トランジスタ１
０および１２のゲートは互に接続すると共に、入
力ノード１６に接続する。
出力ノード１８および共通ノード２０の間にお
いてトランジスタ１２と並列にトランジスタ１４
を接続し、トランジスタ１２および１４のドレイ
ンを出力ノード１８に接続しかつこれらトランジ
スタのソースを共通ノード２０に接続する。トラ
ンジスタ１４のゲートはそのドレインおよび出力
ノード１８に接続する。
いてトランジスタ１２と並列にトランジスタ１４
を接続し、トランジスタ１２および１４のドレイ
ンを出力ノード１８に接続しかつこれらトランジ
スタのソースを共通ノード２０に接続する。トラ
ンジスタ１４のゲートはそのドレインおよび出力
ノード１８に接続する。
すべてのトランジスタ１０，１２，１４は一導
電形とし、かつこれらトランジスタはすべてエン
ハンスメント形とすると好適である。エンハンス
メント形トランジスタはゲート電位がしきい値レ
ベル（ソース電位より高い）より低い限り非導通
であり、ゲート電位がこのしきい値レベルを越え
た場合導通する。図示の分圧回路はすべてデイプ
リーシヨン形であるトランジスタを用いて作動す
るが、その再現性が良好であることのためエンハ
ンスメント形のトランジスタを使用すると好適で
ある。しかしいずれの場合においても分圧回路が
エンハンスメント形トランジスタおよびデイプリ
ーシヨン形トランジスタの両方を含むことがない
ようにしなければならない。
電形とし、かつこれらトランジスタはすべてエン
ハンスメント形とすると好適である。エンハンス
メント形トランジスタはゲート電位がしきい値レ
ベル（ソース電位より高い）より低い限り非導通
であり、ゲート電位がこのしきい値レベルを越え
た場合導通する。図示の分圧回路はすべてデイプ
リーシヨン形であるトランジスタを用いて作動す
るが、その再現性が良好であることのためエンハ
ンスメント形のトランジスタを使用すると好適で
ある。しかしいずれの場合においても分圧回路が
エンハンスメント形トランジスタおよびデイプリ
ーシヨン形トランジスタの両方を含むことがない
ようにしなければならない。
すべてのトランジスタ１０，１２，１４のゲー
トは高電位に結合されるから、これらトランジス
タは導通し、入力ノード１６におけるドレイン用
入力電源電圧VDDはこれらトランジスタの抵抗値
に応じて分圧される。これらトランジスタの抵抗
値はそのＷ／Ｌ比の関数であるから、所望の分圧
値はトランジスタのＷ／Ｌ比を適切に調整するこ
とにより調節することができる。
トは高電位に結合されるから、これらトランジス
タは導通し、入力ノード１６におけるドレイン用
入力電源電圧VDDはこれらトランジスタの抵抗値
に応じて分圧される。これらトランジスタの抵抗
値はそのＷ／Ｌ比の関数であるから、所望の分圧
値はトランジスタのＷ／Ｌ比を適切に調整するこ
とにより調節することができる。
MOSトランジスタのβは次式
β＝μ0・C0・Ｗ／Ｌ
によつて規定され、ここでμ0はチヤンネルにおけ
るキヤリアの移動度、C0は単位面積当りの酸化
物キヤパシタンス、Ｗはチヤンネルの幅、Ｌはチ
ヤンネルの長さ即ちソースおよびドレインの間の
距離である。またMOSトランジスタのドレイン
電流IDは、線形領域では ID≒β（VGS−VT−VD／２）・VD 飽和領域では ID≒β／２（VGS−VT）2 で表わされる（例えば馬場玄式；内野春喜氏著、
最新・電子デバイス事典、ラジオ技術社、昭和51
年３月20日初版発行の第67頁を参照しうる）。こ
こにVGSはトランジスタのゲート・ソース間電
圧、VTはしきい値電圧、VDはドレイン電圧であ
る。トランジスタ１０および１４は飽和領域で動
作し、トランジスタ１２は線形領域で動作する。
トランジスタ１０のドレイン電流ID10はトランジ
スタ１２および１４のドレイン電流の和（ID12＋
ID14）に等しい。β1，β2，β3をそれぞれトランジ
スタ１０，１４，１２に関連するβとし、W1，
W2，W3をそれぞれトランジスタ１０，１４，１
２のチヤンネル幅とすると、トランジスタ１０の
ドレイン電流ID10は前記の飽和領域の式から明ら
かなように ID10＝β1／２（V1N−V0UT−VT）2 となり、トランジスタ１４のドレイン電流ID14は
前記の飽和領域の式から明らかなように ID14＝β2／２（V0UT−VT）2 となり、トランジスタ１２のドレイン電流ID12は
前記の線形領域の式から明らかなように ID12＝β3（VIN−VT−１／２VOUT）VOUT となる。従つて次式(1)が満足される。
るキヤリアの移動度、C0は単位面積当りの酸化
物キヤパシタンス、Ｗはチヤンネルの幅、Ｌはチ
ヤンネルの長さ即ちソースおよびドレインの間の
距離である。またMOSトランジスタのドレイン
電流IDは、線形領域では ID≒β（VGS−VT−VD／２）・VD 飽和領域では ID≒β／２（VGS−VT）2 で表わされる（例えば馬場玄式；内野春喜氏著、
最新・電子デバイス事典、ラジオ技術社、昭和51
年３月20日初版発行の第67頁を参照しうる）。こ
こにVGSはトランジスタのゲート・ソース間電
圧、VTはしきい値電圧、VDはドレイン電圧であ
る。トランジスタ１０および１４は飽和領域で動
作し、トランジスタ１２は線形領域で動作する。
トランジスタ１０のドレイン電流ID10はトランジ
スタ１２および１４のドレイン電流の和（ID12＋
ID14）に等しい。β1，β2，β3をそれぞれトランジ
スタ１０，１４，１２に関連するβとし、W1，
W2，W3をそれぞれトランジスタ１０，１４，１
２のチヤンネル幅とすると、トランジスタ１０の
ドレイン電流ID10は前記の飽和領域の式から明ら
かなように ID10＝β1／２（V1N−V0UT−VT）2 となり、トランジスタ１４のドレイン電流ID14は
前記の飽和領域の式から明らかなように ID14＝β2／２（V0UT−VT）2 となり、トランジスタ１２のドレイン電流ID12は
前記の線形領域の式から明らかなように ID12＝β3（VIN−VT−１／２VOUT）VOUT となる。従つて次式(1)が満足される。
(1) β1／２（VIN−VT−VOUT）2＝β2／２（VOUT−VT
）2＋β3｛（VIN −VT）VOUT−１／２VOUT 2｝ の如く表わすことができる。すべてのトランジス
タにつきチヤンネルの長さＬおよびプロセス・パ
ラメータが等しいと仮定すると、この式は (2) W1（VIN−VT−VOUT）2＝W2（VOUT−VT）2＋W3｛２
（VIN −VT）VOUT−VOUT 2｝ となる。この式をVTで微分することにより (3) 2W1（VIN−VT−VOUT）（−１−∂VOUT／∂VT）＝2
W2（VOUT−VT）（∂VOUT／∂VT −１）＋W3｛２（VIN−VT）∂VOUT／∂VT−2VOUT
−2MVOUT∂VOUT／∂VT｝ となる。出力電圧がしきい値電圧の変化に依存し
ないようにする為にこの式で∂VOUT／∂VTを０と置け ば、 次式 (4) −2W1（VIN−VT−VOUT）＋2W2（VOUT−VT）＋2W3V
OUT＝０ が得られる。変数W1，W2およびW3を有するこ
れらの式(2)および(4)から次式(5)が得られる。
）2＋β3｛（VIN −VT）VOUT−１／２VOUT 2｝ の如く表わすことができる。すべてのトランジス
タにつきチヤンネルの長さＬおよびプロセス・パ
ラメータが等しいと仮定すると、この式は (2) W1（VIN−VT−VOUT）2＝W2（VOUT−VT）2＋W3｛２
（VIN −VT）VOUT−VOUT 2｝ となる。この式をVTで微分することにより (3) 2W1（VIN−VT−VOUT）（−１−∂VOUT／∂VT）＝2
W2（VOUT−VT）（∂VOUT／∂VT −１）＋W3｛２（VIN−VT）∂VOUT／∂VT−2VOUT
−2MVOUT∂VOUT／∂VT｝ となる。出力電圧がしきい値電圧の変化に依存し
ないようにする為にこの式で∂VOUT／∂VTを０と置け ば、 次式 (4) −2W1（VIN−VT−VOUT）＋2W2（VOUT−VT）＋2W3V
OUT＝０ が得られる。変数W1，W2およびW3を有するこ
れらの式(2)および(4)から次式(5)が得られる。
(5) W2（VOUT−VT）（VIN−VT−VOUT）−W2（VOUT−VT
）2 ＝W3（VIN−VT）VOUT この式はVIN，VOUTおよびVTに対する変数W2
およびW3の関係を示しており変数W1は変数W2
およびW3に依存する。
）2 ＝W3（VIN−VT）VOUT この式はVIN，VOUTおよびVTに対する変数W2
およびW3の関係を示しており変数W1は変数W2
およびW3に依存する。
例えば抵抗を有する既知の分圧回路において、
入力電圧が変化した際に出力電圧と入力電圧との
比を一定に保つことができる。分圧回路のこの特
徴はMOS分圧器に対しても得られる。
入力電圧が変化した際に出力電圧と入力電圧との
比を一定に保つことができる。分圧回路のこの特
徴はMOS分圧器に対しても得られる。
ここで前記の式(2)をVINについて微分すると、
次式(6)が得られる。
次式(6)が得られる。
(6) 2W1（VIN−VT−VOUT）−2W3VOUT＝｛2W1（VIN−VT
−VOUT） ＋2W2（VOUT−VT）＋2K3（VIN−VT）−2W3VOUT｝
∂VOUT／∂VIN 前記の式(4)をこの式(6)に代入することにより次
式(7)が得られる。
−VOUT） ＋2W2（VOUT−VT）＋2K3（VIN−VT）−2W3VOUT｝
∂VOUT／∂VIN 前記の式(4)をこの式(6)に代入することにより次
式(7)が得られる。
(7) ∂VOUT／∂VIN＝2W2（VOUT−VT）／4W2（VOUT−VT
）＋2W3（VIN−VT） ＝W2（VOUT−VT）／2W2（VOUT−VT）＋W3（VIN−
VT） この式(7)の右辺の分母および分子にVOUTを乗
じ、その分母の２番目の項W3（VIN−VT）VOUTに
式(5)の左辺を代入すると次式(8)が得られる。
）＋2W3（VIN−VT） ＝W2（VOUT−VT）／2W2（VOUT−VT）＋W3（VIN−
VT） この式(7)の右辺の分母および分子にVOUTを乗
じ、その分母の２番目の項W3（VIN−VT）VOUTに
式(5)の左辺を代入すると次式(8)が得られる。
(8) ∂VOUT／∂VIN＝VOUT／VIN
この式は出力電圧の変化率∂VOUT／VOUTは入力電圧
の変化率∂VIN／VINに等しいということを意味する。
出力電圧に対する入力電圧の相対変化はこれら電
圧の絶対比率に等しい。また上述した式の導出は
次式(9)が満足されている限り有効なものである。
圧の絶対比率に等しい。また上述した式の導出は
次式(9)が満足されている限り有効なものである。
(9) VT＜VOUT＜VIN／２
さもないと、エンハンスメントトランジスタの
少くとも１つが導通せず、従つて分圧器が適切に
動作しない為である。VIN＝5V，VT＝0.8V，
VOUT＝1.5Vに対してはW1＝1.72W3；W2＝4.5W3
となり、ここでW3は自由に選定することができ、
これは分圧回路における電流レベルを決定するだ
けである。この計算ではトランジスタ１０のしき
い値電圧に対するボデイ効果（body effect）の
結果は省略してある。これを含めると数学的解析
が極めて複雑になる。コンピユータによる解析に
おいてはこの効果を包含させることができ、
W1／W3およびW2／W3に対し若干異なる値が得
られる。
少くとも１つが導通せず、従つて分圧器が適切に
動作しない為である。VIN＝5V，VT＝0.8V，
VOUT＝1.5Vに対してはW1＝1.72W3；W2＝4.5W3
となり、ここでW3は自由に選定することができ、
これは分圧回路における電流レベルを決定するだ
けである。この計算ではトランジスタ１０のしき
い値電圧に対するボデイ効果（body effect）の
結果は省略してある。これを含めると数学的解析
が極めて複雑になる。コンピユータによる解析に
おいてはこの効果を包含させることができ、
W1／W3およびW2／W3に対し若干異なる値が得
られる。
本発明による分圧回路は、入力電圧の直線性関
数でありかつしきい値電圧の変化に左程感応しな
い出力電圧を発生する。典型的な場合、しきい値
電圧の変化に対する出力電圧の変化は１ボルト当
り約10ミリボルトに過ぎない。温度変化に対する
出力電圧の変化は１ケルビン温度当り約65マイク
ロボルトに過ぎない。
数でありかつしきい値電圧の変化に左程感応しな
い出力電圧を発生する。典型的な場合、しきい値
電圧の変化に対する出力電圧の変化は１ボルト当
り約10ミリボルトに過ぎない。温度変化に対する
出力電圧の変化は１ケルビン温度当り約65マイク
ロボルトに過ぎない。
図面は本発明の実施例を示す回路図である。
１０，１２，１４…MOSトランジスタ、１６
…入力ノード、１８…出力ノード、２０…共通ノ
ード。
…入力ノード、１８…出力ノード、２０…共通ノ
ード。
Claims (1)
- 【特許請求の範囲】 １ (イ) 入力ノード、出力ノードおよび共通ノー
ド、 (ロ) 出力ノードおよび共通ノード間に並列接続し
た第１および第２電界効果トランジスタ、 (ハ) 該並列接続した第１および第２電界効果トラ
ンジスタと直列の状態で入力ノードおよび共通
ノード間に接続した第３電界効果トランジスタ
を具え、前記の第１，第２および第３電界効果
トランジスタをすべて同一の導電型とし、これ
ら電界効果トランジスタのチヤンネルの長さ対
幅の比は、入力ノードに供給された直流電圧に
対し低減した直流電圧を出力ノードに発生しこ
の低減した直流電圧が電界効果トランジスタの
しきい値電圧変化に殆ど依存しないように規定
したことを特徴とする分圧回路。 ２ 第１および第３電界効果トランジスタのゲー
トを互に接続すると共に入力ノードに接続し、か
つ第２電界効果トランジスタのゲートを出力ノー
ドに接続したことを特徴とする特許請求の範囲第
１項記載の分圧回路。 ３ ３個の電界効果トランジスタをすべてエンハ
ンスメント形としたことを特徴とする特許請求の
範囲第２項記載の分圧回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/059,228 US4298811A (en) | 1979-07-20 | 1979-07-20 | MOS Voltage divider |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5638934A JPS5638934A (en) | 1981-04-14 |
| JPH0227681B2 true JPH0227681B2 (ja) | 1990-06-19 |
Family
ID=22021623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9861780A Granted JPS5638934A (en) | 1979-07-20 | 1980-07-18 | Voltage divider circuit |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4298811A (ja) |
| JP (1) | JPS5638934A (ja) |
| CA (1) | CA1150785A (ja) |
| DE (1) | DE3026741C2 (ja) |
| FR (1) | FR2462050A1 (ja) |
| GB (1) | GB2056130B (ja) |
| IT (1) | IT1131710B (ja) |
| SG (1) | SG70783G (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890177A (ja) * | 1981-11-25 | 1983-05-28 | Toshiba Corp | 基準電圧回路 |
| DE3525398A1 (de) * | 1985-07-16 | 1987-01-22 | Siemens Ag | Transistorschalter fuer analoge signale |
| US5030848A (en) * | 1990-03-06 | 1991-07-09 | Honeywell Inc. | Precision voltage divider |
| JP2978226B2 (ja) * | 1990-09-26 | 1999-11-15 | 三菱電機株式会社 | 半導体集積回路 |
| US5923212A (en) * | 1997-05-12 | 1999-07-13 | Philips Electronics North America Corporation | Bias generator for a low current divider |
| US6496051B1 (en) | 2001-09-06 | 2002-12-17 | Sharp Laboratories Of America, Inc. | Output sense amplifier for a multibit memory cell |
| US20070012874A1 (en) * | 2005-06-07 | 2007-01-18 | Psia Corporation | Apparatus for and method of driving X-Y scanner in scanning probe microscope |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3806742A (en) * | 1972-11-01 | 1974-04-23 | Motorola Inc | Mos voltage reference circuit |
| DE2435606C3 (de) * | 1974-07-24 | 1979-03-01 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Reihenschaltung aus Feldeffekttransistoren zur Realisierung eines hxxochohmigen linearen Widerstandes |
| GB1533231A (en) * | 1974-11-07 | 1978-11-22 | Hitachi Ltd | Electronic circuits incorporating an electronic compensating circuit |
| JPS525254A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | High voltage resistance mis switching circuit |
| US4038563A (en) * | 1975-10-03 | 1977-07-26 | Mcdonnell Douglas Corporation | Symmetrical input nor/nand gate circuit |
| JPS5931863B2 (ja) * | 1976-01-07 | 1984-08-04 | 株式会社日立製作所 | 電圧出力回路 |
-
1979
- 1979-07-20 US US06/059,228 patent/US4298811A/en not_active Expired - Lifetime
-
1980
- 1980-07-10 CA CA000355932A patent/CA1150785A/en not_active Expired
- 1980-07-15 DE DE3026741A patent/DE3026741C2/de not_active Expired
- 1980-07-16 GB GB8023311A patent/GB2056130B/en not_active Expired
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