JPH0467218B2 - - Google Patents

Description

請求の範囲 １ デジタルユニツトのためのテストおよび診断
装置であつて、 (a) 前記デジタルユニツトが適合することが望ま
れる標準ユニツトを備え、前記標準ユニツト
は、 （a1） 出力ラインの対を含み、各対は、前
記標準ユニツトからの１つの出力および前記
デジタルユニツトからの１つの類似した出力
からなり、 (b) 複数の順番に発生する異なるデジタル信号パ
ターンからなるテスト信号を発生しかつ前記テ
スト信号を前記デジタルユニツトおよび前記標
準ユニツトに同時に印加する発生手段を有する
ホストコンピユータと、 (c) 前記デジタルユニツトおよび前記標準ユニツ
トの出力を連続的に比較しかつ前記出力の間に
所定の比較の誤りが生じたという判断に応じて
故障信号を発生する分析手段とをさらに備え、
前記分析手段は、 （c1） 前記デジタルユニツトおよび前記標準
ユニツトの前記出力の対が連続的に印加され
るスキユーアナライザを含み、前記スキユー
アナライザは，前記デジタルおよび標準ユニ
ツトの特定の出力の対が、予め定められた最
小期間よりも長い期間にわたつてスキユーか
ら外れていることに応じて前記故障信号を発
生するように動作し、前記スキユーアナライ
ザは、 （c1a） 前記出力ラインの各対ごとに個別
のスキユー比較回路をもたらす複数のスキ
ユー比較回路を含み、 (d) メンテナンスプロセツサ手段によつて起動さ
れて、セレクタマルチプレクサ手段を介して前
記分析手段に送信される２つのテストモードに
おけるデジタル出力信号の対を発生する自己テ
スト発生手段をさらに備え、前記自己テスト発
生手段は、 （d1） 前記予め定められた最小期間よりも
短いスキユーを有する１対のデジタル第１自
己テスト出力信号を発生する第１の手段と、 （d2） 前記予め定められた最小期間よりも
長いスキユーを有する１対のデジタル第２自
己テスト出力信号を発生する第２の手段とを
含み、 (e) 前記デジタルユニツトおよび前記標準ユニツ
トの前記出力ラインの対を受取りかつ前記第１
および第２の自己テスト出力信号を受取るセレ
クタマルチプレクサ手段をさらに備え、前記セ
レクタマルチプレクサ手段は、前記メンテナン
スプロセツサ手段によつて制御されて、前記デ
ジタルユニツトおよび標準ユニツトの前記出力
ラインの対または前記第１および第２の自己テ
スト出力信号を選択して前記分析手段に送信
し、 (f) 前記メンテナンスプロセツサ手段は前記セレ
クタマルチプレクサ手段および前記自己テスト
発生手段を制御し、かつ （f1） 前記分析手段から前記故障信号を受取
りかつ前記故障信号を引起こした前記スキユ
ーアナライザの特定の比較回路を特定する手
段を含む、テストおよび診断装置。

２ プログラム可能なデジタルテストシステムで
あつて、第１の標準的な基準デジタルユニツトか
らのおよびテストされている第２のデジタルユニ
ツトからの類似したデジタル信号の対が、遷移時
間（スキユー）の一致または不一致に関してテス
トされ、前記第１および第２のデジタルユニツト
の各々は、複数の類似する信号の対を供給するよ
うに接続された類似したテスト点を有し、前記対
の各々は個別的なスキユー比較回路に接続され、
前記プログラム可能なデジタルテストシステム
は、 (a) 前記類似する信号の対にデジタル出力信号を
発生する前記第１および第１のデジタルユニツ
トを同期的に動作させ信号を発生するホストコ
ンピユータ手段を備え、前記ホストコンピユー
タ手段は、 （a1） メンテナンスプロセツサ手段からエ
ラー信号を受取る手段と、 （a2） 前記エラー信号を表示して誤つてテ
ストした特定の類似する信号の対を識別する
手段と、 （a3） 複数のスキユー比較回路のどれが自
己テスト信号に関して適正に動作しなかつた
かを表示しかつ識別する手段とを含み、 (b) 前記複数の“ｎ”個のスキユー比較回路の
各々は、前記類似する対のデジタル出力信号を
受取るように接続され、ここで“ｎ”は前記第
１および第２のデジタルユニツトからの前記類
似する信号の対の数を表わし、前記スキユー比
較回路の各々は、 （b1） 前記類似する信号の対の出力が予め
定められた最小期間よりも長い期間にわたつ
てスキユーから外れたときにエラー信号を発
生してメンテナンスプロセツサに与えるロジ
ツク手段を含み、 (c) 前記第１および第２のデジタルユニツトから
類似するデジタル信号の前記対を受取りかつ自
己テスト発生回路手段から自己テストデジタル
信号の類似する対を受取るセレクタマルチプレ
クサ手段をさらに備え、前記セレクタマルチプ
レクサ手段は、前記メンテナンスプロセツサ手
段の制御下に動作して、信号の前記類似する対
または自己テスト信号の前記類似する対のいず
れかを選択して前記複数のスキユー比較回路に
送信し、 (d) 前記自己テスト回路発生手段は、前記メンテ
ナンスプロセツサ手段によつて起動されて、か
つ自己テスト信号の前記類似する対を発生して
前記複数のスキユー比較回路の各々を検査し、 (e) 前記第１の標準デジタルユニツトおよびテス
トされている前記第２のデジタルユニツトは、
前記ホストコンピユータ手段から前記動作信号
を受取りかつ前記デジタル信号の類似する対を
前記セレクタマルチプレクサ手段に伝送するよ
うに接続され、 (f) 前記メンテナンスプロセツサ手段は、前記ホ
ストコンピユータ手段によつて起動されて、前
記自己テスト回路発生手段および前記セレクタ
マルチプレクサ手段を制御し、かつ （f1） 前記スキユー比較回路のいずれかから
エラー信号を受取つて前記ホストコンピユー
タ手段に伝送する手段を含む、プログラム可
能なデジタルテストシステム。

３ 前記自己テスト発生手段は、 (a) 前記セレクタマルチプレクサ手段に入力され
る１対のデジタルパス信号を発生するパス−遅
延回路手段を含み、前記デジタル−パス信号
は、前記予め定められた最小期間よりも短いス
キユーを有し、 (b) 前記セレクタマルチプレクサ手段に入力され
る１対のデジタル故障信号を発生する故障−遅
延回路手段をさらに含み、前記デジタル−故障
信号は、前記予め定められた最小期間よりも長
いスキユーを有する、請求の範囲第２項記載の
プログラム可能なデジタルテストシステム。

明細書 発明の分野 本件の開示内容は、デジタル信号オペレーシヨ
ンを有する電子モジユールをチエツクするための
テストおよび診断装置に関し、この装置において
は、テストされるべきモジユールが標準的な基準
モジユールと比較される。

関連出願の相互参照 本件の開示内容は、米国特許出願連続番号第
551081号として1983年11月14日に出願された、発
明者James B.WhitacreおよびPeter P.Binoeder
による“デジタル信号遷移時間を比較するための
自己テスト検出システム（Self Testing
Detection Systemfor Comparing Digital
Signal Transition Times）”および米国特許出
願連続番号第551080号として1983年11月14日に出
願された、発明者Peter P.Binoederおよび
James Ｂ，Whitacreによる“デジタル信号のス
キユー比較のための調整可能なシステム
（Adjustable System for Skew Comparison of
Digital Signals）”と題された２つの出願に関連
している。

発明の背景：先行技術： 先行技術において、電子モジユールによつて発
生した信号のダイナミツクテストのためのテスト
システムが時たま開発されてきた。１つのそのよ
うな例は、“高速テスト回路（High Speed
Testing Circuit）”と題された米国特許第
4092589号である。この特許の開示内容は、テス
ト下の装置へのテスト信号の印加と、その後のコ
ンピユータ−予測された信号に対する装置の出力
信号の比較とを含んでいた。

本件の開示内容は、標準的な基準ユニツトから
およびテストされているユニツトから検索された
類似したデジタル信号を比較し、これによつて、
標準的な基準ユニツトに対してテストされている
ユニツトからの種々の信号パラメータ間で比較が
なされ得るテストシステムを含み、これにより、
含まれる問題点またはトラブルの後続の診断のた
めに矛盾または許容範囲以外の状態がフラグされ
かつ報告される。

発明の概要 この発明の目的は、プログラム可能でありかつ
多くのタイプの類似した信号を比較することがで
き、これにより標準的な基準モジユールからの信
号とテストされるべきモジユールからの対応する
信号との間で比較が行なわれるテストシステムを
提供することである。

この発明の他の目的は、比較またはスキユー比
較回路によつて許容される許されたスキユー内の
比較可能なロジツクおよびタイミングイベントを
デジタル信号が有しているかどうかを調べるよう
にチエツクするために２つの類似した信号、すな
わち標準的な基準モジユールからの信号とテスト
されているモジユールからの信号とを比較するこ
とである。

この発明の他の目的は、類似した信号間の許容
範囲外のまたは許容することができない差がチエ
ツクされかつエラーまたは許容範囲を越える状態
が検出されるときに、その結果もたらされたデー
タおよび情報がフリーズされかつその後解析およ
びオペレータ技術者へのデイスプレイのためにホ
ストコンピユータシステムに伝えられるテストシ
ステムを提供することである。

上述の機能は、標準的な基準デジタルモジユー
ルから３３４に達する入力ラインを受取りかつ比
較し、さらにそれらを、テストされるべきモジユ
ールからの３３４に達するデジタル信号ラインと
比較することができるプログラマテイツクコンパ
レータシステムの使用によつて実現される。これ
は、Ｉ／Ｏメンテナンスプロセツサ２００、イベ
ントモジユール３５０に関連して作動するコード
プロセツサ３００および制御インターフエイスモ
ジユール４００の制御下におけるデータコンパレ
ータモジユールユニツトによつて実行される。

これらのモジユールは、オペレータ技術者にテ
ストの結果が知らされかつオペレータ技術者がま
た他のタイプのテストオペレーシヨンに対する制
御オペレーシヨンを入力するときにテストオペレ
ーシヨンを開始しかつまた端末装置７上に表示す
るためにデータおよび情報を受取ることができる
ホストコンピユータまたはドライバシステム１０
０と通信するプログラマテイツクコンパレータシ
ステムを構成する。

プログラマテイツクコンパレータシステムは、
標準的な基準モジユールおよびテストされるべき
その比較可能なモジユールの双方に対して共通コ
マンドを発生することができ、種々の内部カード
およびモジユールに対する共通コマンドを発生す
ることができ、さらにその結果をスキユー比較す
るためにスキユー比較回路を介して出力信号を取
出すことができる。したがつて、テストされてい
ない装置またはモジユールからのロジツク出力
は、知られている標準的な基準動作モジユールか
らのロジツク出力に対して比較され得る。もし
も、ロジツクおよびタイミングレベルがスキユー
比較回路の許容可能なスキユー許容範囲内にある
ならば、そのときは類似したデジタル信号の前縁
および後縁のタイミングに関するエラー（誤つた
比較）は報告されない。もしも、スキユーが許容
可能な範囲を越えていれば、そのときは誤つた比
較すなわちエラー信号がフラグされる。この場
合、Ｉ／Ｏメンテナンスプロセツサ２００は、デ
ータ比較ラツチにおいておよびテストコンパレー
タシステムの他のレジスタおよび部分においてデ
ータを獲得する。ドライバシステム１００はその
後、このデータを読取つて戻しかつスクリーンま
たはプリンタ上に読出しを生じ、これは欠陥ビツ
トを示しかつまた故障の診断を実行するためにテ
スタの種々の部分のレジスタ内容を示している。

オペレータ技術者は、標準的な基準モジユール
およびテストされるべきモジユールの双方におい
てテストされるべき種々のセグメントまたはルー
プを選択することができる。テストループは、比
較されている２つのシステムにおいて見いだされ
るどのような誤つた比較に対しても先行して種々
のクロツクに同期パルスを発生する。

スキユー比較信号は、テストループにおける現
実のエラー時間を示す読出しに対して規定されて
いる。

このシステムは、より多くない異なるタイプの
デジタルモジユールをテストするための種々のシ
ステムまたはモジユールへの容易な適用を許容す
るように設計されたバス構成されたモジユールに
対するフレキシブルアルゴリズム制御を有し、異
なるタイプのデジタルモジユールは、それらを、
それら自身のタイプの標準的な基準モジユールと
比較することによつてテストされ得る。

プログラマテイツクコンパレータシステムには
まだ、オペレータ技術者の端末７上にスイツチレ
ジスタが設けられている。このスイツチレジスタ
は、(a)テスタ動作機能を選択し；(b)テスト下のシ
ステムのマージン制御をセツトし；かつ(c)システ
ムデイスプレイ選択を与えるために、ドライバシ
ステム１００からアクセス可能である。

プログラマテイツクコンパレータシステムの保
全性および適正オペレーシヨンは、自己テストル
ーチンおよびエラー状態のオンラインモニタリン
グをもたらすＩ／Ｏメンテナンス制御プロセツサ
２００によつて検査されかつ制御される。

プログラマテイツクコンパレータシステムは、
３つのテスト方法を利用している： (a) テストセグメントモード……これは実行され
るべき第１の方法であり、かつマシン状態の初
期設定と、エラーのないオペレーシヨンを検査
するためのマシンダンプオペレーシヨンがその
後に続くストアされたロジツクコードの実行と
から構成されている。

(b) イベントモード……これは用いられる第２の
方法であり、これにより機能的およびソフトウ
エアのテストプログラムを用いて、一定のイベ
ントの選択が診断の目的で利用され得る。

(c) コンパレータモード……これはテストの第３
の方法であり、これにより、プログラマテイツ
クコンパレータテストシステムは、標準的な基
準モジユールおよびテストされるべきモジユー
ルからのどの２つの類似した信号間でも一連の
比較テストを実行するために用いられるメンテ
ナンスプロセツサモジユール２００を含み種々
のメンテナンス特徴を含んでいる。

テストセグメントモードにおいて、プログラマ
テイツクコンパレータのすべてのPROMおよび
RAMは、パリテイチエツクされる。さらに、シ
ステムのすべてのバスは、マシンオペレーシヨン
のクロツクごとにパリテイチエツクされる。シス
テムのレジスタのすべては読取り可能であり、さ
らに読出すことができ、かつＩ／Ｏメンテナンス
プロセツサ２００から直接セツト可能である。

このシステムは、完全なマスキング能力を実施
することができる多目的コンパレータを含むイベ
ントモジユール３５０を使用し、すなわち比較す
ることが望まれていない信号のどの対も比較が行
なわれないようにブランクアウトされる。

自己テストを開始させるためにプログラマテイ
ツクコンパレータテストシステムがメンテナンス
コントローラプロセツサ２００によつて用いら
れ、さらにコードプロセツサモジユール４００が
システムの論理テスト検査のために用いられる。
さらに、データコンパレータモジユール５００自
体は、動作モードにおける適正なスキユー許容範
囲を検査するために自己テストロジツクを含んで
いる。

プログラマテイツクコンパレータテストシステ
ムは、それ自身のクロツクを発生し、かつ同期が
とられたクロツク信号を、同期の目的でシステム
ＡおよびシステムＢのモジユールの双方に分配す
る。

【図面の簡単な説明】

図面の簡単な説明 第１図は、デジタル信号テストシステムのいく
つかの基本的な要素の簡略化された図である。第
１Ａ図は、ソースＡおよびＢから入つてくるデジ
タル信号を比較するための調整可能なスキユー比
較回路を示す概略図である。第１Ｂ図は、回路に
対する自己テストシステムとともに、一連の第１
および第２の入つてくるデジタル信号を比較する
ためのより詳細な回路システムを示す図である。
第２Ａ図は、振幅検出器による感知のためのイベ
ント時間差（スキユー）のデジタルおよびアナロ
グ信号への変換を示す図である。第２Ｂ図は、第
２Ａ図の延長であり、エラー信号の検出がどのよ
うに変換されて、許容し得るスキユー−エラーま
たは許容することができないスキユー−エラーの
いずれかを示す出力信号を与えるかを示してい
る。第３図は、デジタルデータコンパレータ回路
からのデータを解析または表示ための入力／出力
メンテナンスコントローラプロセツサに転送させ
る要素を示すブロツク図である。第４図は、一連
の比較−カードユニツトの概略図であり、その
各々は、入つてくるデジタルデータ信号の異なる
セツトの比較のための類似した回路を含んでい
る。第５図は、標準的な基準モジユールおよびテ
ストされるべきモジユールに対するその関係と、
専用された製造システムコンピユータおよびデイ
スプレイとの相互協力とを示すプログラマテイツ
クコンパレータテストシステムの概略図である。
第６図は、含まれる種々の協働する構成要素モジ
ユールおよびそれらの間のバス接続を示すプログ
ラマテイツクコンパレータテストシステムのより
詳細なブロツク図である。第７図は、プログラマ
テイツクコンパレータテストシステムの入力／出
力メンテナンスコントローラプロセツサのブロツ
ク図である。第８Ａ図および第８Ｂ図は、テスト
システムのコードプロセツサのブロツク図を示し
ている。第８Ｂ図の左側の縁は第８Ａ図の右側の
縁につながるように置かれるべきである。第９Ａ
図、第９Ｂ図および第９Ｃ図は、プログラマテイ
ツクコンパレータテストシステムのイベントモジ
ユールのブロツク図を示している。第１０Ａ図
は、コンパレータテストシステムのためのクロツ
クカードのブロツク図を示す一方で、第１０Ｂ図
および第１０Ｃ図は、発生する一定のタイミング
イベントを示すタイミング図を示しており；第１
０Ｄ図は、手動制御をもたらす２つのプラグ−オ
ンユニツトとプログラマテイツクコンパレータテ
ストシステムのための同軸コネクタとを示してい
る。第１１Ａ図は、コントローラインターフエイ
スモジユールの各部に対するカードロケーシヨン
とコンパレータモジユールの一定の比較カードへ
の接続とを示しており；第１１Ｂ図は命令バスに
対する一定の制御ビツトを示しており；第１１Ｃ
図、第１１Ｄ図、第１１Ｅ図および第１１Ｆ図
は、制御インターフエイスモジユールのブロツク
図を示し；第１１Ｇ図、第１１Ｈ図および第１１
Ｉ図は、一定のイベントのタイミングを示すタイ
ミング図である。第１２図は、プログラマテイツ
クコンパレータテストシステムを所望のモードで
作動させるように機能するオペレーシヨンのシー
ケンスを示すフロー図である。

全体的システム 全体的なシステム図は第５図に示されており、
これにより専用された製造システム１００は、オ
ペレータ技術者のために用いられるデイスプレイ
制御端末７に接続されている。専用された製造シ
ステムは、プログラマテイツクコンパレータテス
トシステム９００への双−同期データ通信ライン
を有するバロースB6900コンピユータまたはバロ
ースB5900コンピユータのようなホストコンピユ
ータであつてもよい。プログラマテイツクコンパ
レータテストシステム９００は、このテストシス
テムに含まれる個々のモジユールを示している第
６図においてさらに詳細に示されている。第５図
を参照すると、標準的な基準モジユール６Ａから
およびテストされるべき類似したモジユール６Ｂ
から伝えられるべきデータ信号のための接続が設
けられていることが理解される。したがつて、基
準モジユールからの特定の信号は、プログラマテ
イツクコンパレータテストシステム９００に与え
られ、これにより各々の特定の信号は、テストさ
れるべきモジユール６Ｂから取出された類似した
信号と比較され得る。したがつて、どのような種
類の電子デジタルモジユールも、同じタイプの標
準的な基準モジユールとともに取出すことが可能
であり、デジタル電子モジユールに関するチエツ
クおよび診断テストを実行するためにプログラマ
テイツクコンパレータテストシステム９００への
入力としてこれらを用いることも可能である。

この発明において具体化されたプログラマテイ
ツクコンパレータテストシステムは、バロース
B5900コンピユータに含まれる種々の信号システ
ムのテストに向けられており、これにより、標準
的な基準B5900コンピユータ（ユニツトＡ）は、
チエツクアウトされかつテストされるべきB5900
コンピユータ（ユニツトＢ）の類似した信号に対
して比較された信号を有している。

プログラマテイツクコンパレータテストシステ
ム９００は、キヤビネツトに装着されたほぼ36の
スライドインカードから構成され、このキヤビネ
ツトは、カードがその中へ接続され得るマザーボ
ードバツクプレーンを有している。このテストシ
ステムは、マイクロプロセツサの３つのレベルに
よつてマイクロプログラム制御される。１つのセ
ツトは、双−同期データ通信ラインを介してホス
トシステム１００と通信するために用いられ、他
の２つのマイクロプロセツサレベルは、この特定
の形状におけるB5900のような１対の類似した電
子デジタルモジユールに関して種々のテスト機能
を実行するために用いられる。

テスト１で指定された付加的なプラグインカー
ドは、通常B5900システムにおいて見い出される
標準的なメンテナンスプロセツサボードを交換す
るためにB5900システムとのインターフエイスに
用いられる。

２つの個別のB5900システムがプログラマテイ
ツクコンパレータテストシステムに接続されると
きに、テストは各システムに関して平行して行な
われかつその結果が比較される。もしも、その結
果が許容し難いほど異なつていれば、そのときは
テストされかつ比較されている新しいシステムが
故障を表示したものと推測される。したがつて、
故障テストへの“ループ”をオペレータ技術者に
許容する機能が提供されており、ここで、オシロ
スコープのスクリーン上で同期ポイントと故障ポ
イントとの間で発生する特定の信号機能をオペレ
ータ技術者が観察することができる特定の同期ポ
イントをシステムが提供している。

一般に、プログラマテイツクコンパレータテス
トシステムを作動させるソフトウエアシステム
は、以下の構成要素から構成されている： (a) テストのデータベース； (b) テストを発生しかつコンパイルするプログラ
ム； (c) テストをプログラマテイツクコンパレータテ
ストシステム上に供給するプログラム； (d) プログラマテイツクコンパレータテストシス
テムに属するサブルーチン； (e) データ通信およびテスト下の電子デジタルモ
ジユールへの通信のための組み込みＩ／Ｏハン
ドラ； (f) ホストシステムへの通信のための通信プロト
コル。

第１２Ａ図ないし第１２Ｄ図は、パワーアツプ
の瞬間からデイツシユルーチンの実行までのプロ
グラマテイツクコンパレータテストシステムのオ
ペレーシヨンを示すフロー図である。

全体的なオペレーシヨン： プログラマテイツクコンパレータテストシステ
ムは、２つの主要な機能を提供している。これら
は：（Ａ）……報告機能；および（Ｂ）……制御
機能である。

制御可能（Ｂ）は、ホストシステム１００およ
びテスト下の電子モジユール装置（装置６Ａおよ
び６Ｂ）へのインターフエイスを行なう。これ
は、電子デジタルモジユールユニツト６Ａおよび
６Ｂへのならびに６Ａおよび６Ｂからのデータの
流れを制御するためのものである。さらに、制御
機能は、テスト実行の制御およびホストシステム
１００へのエラーの報告を含んでいる。

報告機能（Ａ）は、第４図の１３の比較カード
を含み、これらは、それらの比較エラー信号を
IOMC２００へ送る。比較カードは、TAA37−
P4で指定されたカードのフオアプレーンに対し
て比較信号を発生する。コネクタＴ４は、オペレ
ータがイベントおよび発生の観察ならびに診断を
行なうときに使用するためにオシロスコープに接
続され得るテストポイントを含む、そこに接続さ
れたパドルを有している。

パドル上のテストポイントは、状態“同期ポイ
ント”と呼ばれている。これは、故障−テストケ
ースのループ期間中、すなわち、テストが行なわ
れかつ故障ポイントが検出されたときに発生する
信号である。この同期パルスは、データの誤つた
比較が行なわれるときにオシロスコープのオペレ
ーシヨンに対して出現する。

通常状態下において、バス−比較エラーは、実
行デイツシユが呼んでいるロジツクにおけるハー
ドウエアの故障に追跡されて戻り、したがつて比
較的簡単に故障を分離することができる。

プログラマテイツクコンパレータシステム 好ましい実施例の説明 第５図を参照すると、プログラマテイツクコン
パレータテストシステムおよびそれが関連する他
のモジユールおよびシステムに対する関係を示す
ブロツク図が示されている。たとえば、プログラ
マテイツクコンパレータユニツト９００はそれ自
体、ユニツト２００，３００，３５０，４００お
よび５００として指定された、第６図に示された
ユニツトから構成されている。

プログラマテイツクコンパレータ９００に接続
されて、基準モジユール６Ａが存在し、この基準
モジユール６Ａは、６Ｂとして指定されたテスト
されるべきモジユールとの比較のためにプログラ
マテイツクコンパレータ９００への信号データの
多くのラインを実現しかつ提供し、このモジユー
ル６Ｂもまた、プログラマテイツクコンパレータ
９００に対する多数の類似した信号ラインを与え
ている。

専用された製造システム１００は一般的に、ホ
ストコンピユータの形態であり、かつバロース・
コーポレーシヨンのB6900コンピユータのような
コンピユータシステムであつてもよい。このシス
テム１００は、それ自体とプログラマテイツクコ
ンパレータシステム９００との間で双同期データ
通信ラインを有している。さらに、オペレータ技
術者がテストシステムからのデータをモニタし、
制御し、診断しかつ読出すために使用するデイス
プレイ制御ユニツト７への接続が存在している。

第６図において、第５図において説明されたシ
ステムのより詳細なブロツク図が示されている。
ここで、専用された製造システム１００（DMS）
は、バス５ａを介してそこに接続されたデータベ
ース５を有するドライバシステムコンピユータ１
００として示されている。さらに、バス７ａは、
第６図に示されたデイスプレイ制御ユニツトまた
は技術者端末７に接続されている。第６図の双同
期データ通信ライン１２は、ドライバシステムコ
ンピユータ１００をＩ／Ｏメンテナンスプロセツ
サ２００に接続する。

第６図を参照すると、端末７は、プログラマテ
イツクコンパレータ９００（第５図）によつて使
用されるべきテストプログラムを開始させるため
の手段としてオペレータ技術者によつて用いられ
るデータ通信端末である。端末７は、オペレータ
技術者とのインターフエイスをもたらしかつオペ
レータ技術者にプログラムのステータス、エラ
ー、故障およびテストシステムの種々の他の状態
を示している。それは、先のチエツクアウトまた
はテストの故障スキヤンに基づいてモードまたは
プログラム機能を制御するためにオペレータ技術
者によつて用いられる手段である。

第６図の双同期データ通信ライン１２は、各転
送されたデータブロツク上で周期冗長検査を用い
る２進双同期データ通信プロトコルを用いてい
る。このケーブルに対する電気的インターフエイ
スは、バロースのダイレクトインターフエイス回
路を利用しており、この回路は、ドライバシステ
ム１００を、テスト下のモジユールユニツト、す
なわち装置６Ｂから3000フイートも離れた場所に
配置させることができる。

第６図の命令バス（Ｉバス）２３は、20ビツト
にパリテイビツトを加えた21ビツトバスである。
奇数パリテイチエツクは、種々のモジユールのす
べてによつてこの特定のバス上で実行される。も
しも選択されたモジユールがパリテイエラーを検
出すれば、それは命令バスパリテイエラーライン
を入力−出力メンテナンスコントローラプロセツ
サ、IOMC２００へドライバする。このIOMC２
００は、このエラーを報告するためにこの点で引
き渡す。この命令バス２３は、100万個に達する
独自のコマンドを、含まれているアドレスされた
モジユールの各々に伝えさせる可能性を認めてい
る。

第６図において、データコンパレータモジユー
ル５００およびＩ／Ｏメンテナンスコントローラ
プロセツサ２００を接続するエラーライン２５と
して指定されたエラーバスが示されている。デー
タコンパレータモジユール５００における比較カ
ードからの１３のエラーラインが存在し、これら
のラインは、エラーが検出されたときはいつでも
信号で知らせるために用いられる。自己テストル
ーチンを提供するために、１つのエラーラインは
比較カードのすべてに接続されている。これは、
コンパレータのすべてが以下に説明される故障−
テストルーチン上でエラー基準信号を適正に検出
したということを示すものである。

バス２５において、データコンパレータモジユ
ール５００からメンテナンスプロセツサ２００へ
至る他の特定のエラーラインが存在し、さらにこ
れらは：命令バスパリテイライン、データバスパ
リテイライン、タイム−アウトライン、フオーマ
ツトエラーライン（無効プログラムレジスタコー
ド）、マイクロコードにおけるパイプラインパリ
テイエラー、“Ｐ”（プログラム）レジスタパリテ
イエラー、テストデータバツフアパリテイエラ
ー、メモリデータまたはテストデータにおける制
御インターフエイスパリテイエラー、およびコー
ドプロセツサ３００を含むスタツクオーバフロー
エラーを含んでいる。

第６図において、データバス３４は、プログラ
マテイツクコンパレータテストシステムにおける
主データ経路である。それは、第６図に示された
各々のそしてすべてのモジユールに双−方向性イ
ンターフエイスを提供している。このバスは、28
ビツトにパリテイビツトを加えたものから構成さ
れている。第６図に示されているように、データ
バス３４は、IOMCプロセツサ２００への相互接
続２４、コードプロセツサ３００へのバス接続３
３、制御インターフエイスモジユール４００への
バス接続４３、データコンパレータモジユール５
００への接続５３、およびイベントモジユール３
５０へのバス接続３５を有している。

第６図のバス接続４５は、標準的な基準デジタ
ルモジユールからデータコンパレータモジユール
５００への入力を示している。これは、テストさ
れるべきモジユール６Ｂからの信号ライン５６へ
の基準として同時に比較され得る３３４に達する
信号ラインを提供することができる。

テストされるべき装置６Ｂからのバス５６はま
た、データコンパレータモジユール５００へ接続
されている。このバス５６は、コンパレータへの
３３４に達する個別的な信号ラインを設けてお
り、これらは、標準的な基準デジタルモジユール
６Ａからの類似した信号ラインと比較され得る。
第６図において、ドライバシステム１００は、
Ｉ／Ｏメンテナンス制御プロセツサ２００へバス
１２上を介して双同期データ通信接続を提供する
のに加えて、端末７へのバス接続７ａを有してお
り、さらにバス５ａを介してデータベース５への
バス接続をも有している。ドライバシステム１０
０（バロースB6900コンピユータであつてもよ
い）は、双同期相互通信インターフエイスによつ
てバロースALGOLプログラムを実行することが
できるコンピユータメインフレームである。

たとえば、もしもテストされるべきモジユール
がバロースB5900コンピユータであれば、そのと
きは標準的な基準B5900コンピユータ６Ａからの
種々の出力信号ラインはデータコンパレータモジ
ユールに接続され、かつテストされるべきB5900
システム６Ｂは、データコンパレータモジユール
５００に接続される。したがつて、ドライバシス
テム１００は、技術者オペレータを介して種々の
テストプログラムを開始させるために用いられ、
これによりドライバシステム１００はフオーマツ
トを読取り、さらに技術者の端末７上に表示され
るべきプログラマテイツクコンパレータテストシ
ステムによつて与えられた故障データを表示す
る。ドライバシステム１００は、オペレーシヨン
のすべてのフエーズ期間中にテストシステムの状
態をモニタしかつ端末７を介してオペレータ技術
者にインターフエイスをもたらし、さらにドライ
バシステム１００は、テストプログラム全体を制
御するために用いることができる。

再度第６図を参照すると、ドライバシステム１
００によつて用いられるべきデータをストアする
ための機構であるデータベース５が示されてい
る。このデータベース５は、テストシステムを初
期設定するために用いられるプログラムを含み、
さらに種々のテストを実行するためのそのオペレ
ーシヨンにおいてプログラマテイツクコンパレー
タテストシステム９００のオペレーシヨンのため
に必要とされるプログラムを提供している。した
がつて、データベース５は、モジユール２００，
３００，３５０，４００，５００，６Ａおよび６
Ｂのようなシステムの他の部分へおよび他の部分
からそのデータを転送するために、ドライバシス
テム１００とのインターフエイスを実行する。

第６図において、Ｉ／Ｏメンテナンスコントロ
ーラプロセツサ２００（IOMC２００）は、プロ
グラマテイツクコンパレータテスタシステム９０
０とドライバシステム１００との間のインターフ
エイスである。基本的に、モジユール２００は、
(a)データ通信ユニツト、(b)トランスミツタ−レシ
ーバレジスタ、(c)Ｉ／Ｏバイトレジスタ、(d)Ｉ／
Ｏバイトコンパレータ、(e)バイトカウンタ、(f)周
期冗長チエツカ（CRC）ジエネレータ／チエツ
カ、(g)命令バスレシーバ、および(h)コマンドデコ
ーダを含む３−カードモジユールである。これら
は、Ｉ／Ｏメンテナンスコントローラプロセツサ
２００に関連して後述される。

メンテナンスコントローラプロセツサモジユー
ル２００は、AMD2910として指定されたマイク
ロプログラムされたコントローラによつて制御さ
れる。このコントローラは、1981年に版権が得ら
れた“バイポーラマイクロプロセツサロジツクお
よびインターフエイスデータブツク（Bipolar
Microprocessor Logic and InterfaceData
Book）”と題された刊行物において、カリフオル
ニア州94086 サニーベール、トンプソンプレイ
ス 901（901 Thompson Place，Sunnyvale，
California 94086）のアドバンスト・マイクロ・
デイバイシズ社（Advanced Microdevices）に
よつて説明されている。

AMD2910マイクロプログラムされたコントロ
ーラは、第８Ｂ図の2K×56ビツトコマンド
PROM３０９ａをドライブするために用いられ、
ここでコマンドPROM意思決定は、以下に第７
図および第８図に関連して説明される48ビツトテ
スト状態マルチプレクサ３０９ｃからの入力に基
づいている。

IOMC２００は、プログラマテイツクコンパレ
ータテストシステムのために以下の機能を実行す
る： (a) それは、たとえば次のように、テストシステ
ム内において要求される適正な行先へ双同期式
データ通信入力を経路指定する： （a1） それは、“クリア”のようなIOMCコ
マンドプログラムにスイツチレジスタをロー
ドさせる； （a2） コードプロセツサ３００およびその
マイクロコードRAMにデータ通信を経路指
定する； （a3） コードプロセツサ３００へのデータ
通信入力をそのプログラムレジスタに経路指
定する； （a4） 制御インターフエイスモジユール４
００へのデータ通信入力をそのテストデータ
バツフアへ経路指定する。

(b) それは、エラー検出ルーチンを処理しかつそ
の結果もたらされたステータスを、入力−出力
メンテナンスコントローラプロセツサ２００に
配置された56ビツト結果ステータスレジスタに
報告する。

(c) エラーを検出したときに、コードプロセツサ
３００にテスト下のユニツトのいずれかを加え
たものおよびすべてのレジスタはIOMC２００
によつて“フリーズ”される。その後、すべて
のレジスタの（その時の）特定の状態、コンパ
レータラツチ、データ入力および他の状態デー
タは、以下に説明される制御インターフエイス
モジユール４００の“テストデータバツフア”
に離れてストアされる。その後、フリーズされ
たデータは、“ダンプ”され、かつこのダンプ
されたデータは、制御インターフエイスモジユ
ール４００の“テストデータバツフア”にスト
アされ、その後ドライバシステム１００によつ
て読出されかつ分析され得る。

(d) システムにおけるユニツトのすべての“自己
テスト”が準備されている。パワーアツプ、ま
たはIOMC２００の“クリア”時において、ま
たはドライバシステム１００の“リクエスト”
またはオペレータ技術者の手動による要求時
に、IOMC２００は、プログラマテイツクテス
タ全体の組み入れられた“自己テスト”ルーチ
ンを実行することができる。その結果もたらさ
れたどの故障もフリーズされ、さらにその後モ
ジユール４００の“テストデータバツフア”に
配置され、その後、それらの故障は、IOMC２
００の結果ステータスレジスタに結果ステータ
スワードを形成するために用いられる。

自己テストルーチン期間中に、およびテスタ
−ダンプ期間中に、（通常制御を有している）
コードプロセツサ３００は、プログラマテイツ
クコンパレータ全体を直接制御するIMOC２０
０によつて先取りされている。

第６図において、コードプロセツサ３００はま
た、命令バス２３によつておよびそれ自身のバス
３３を介するデータバス３４によつて他のモジユ
ールに接続されている。コードプロセツサ３００
は、56−ビツトのマイクロコードレジスタを制御
するAMD2909マイクロプログラムされたシーケ
ンサから構成されている。このタイプのマイクロ
プログラムシーケンサはまた、アドバンスト・マ
イクロデイバイシズの前述の刊行物において説明
されている。

コードプロセツサ３００における意志決定は、
以下に説明される48−ビツトテスト条件マルチプ
レクサ３０９ｃを介して実行される。マイクロコ
ードサブルーチンは、メンテナンスコントローラ
２００によつて、56ビツト×4096マイクロコード
RAMにダウン−ロードされる。これらのサブル
ーチンは、“テストデイツシユ”によつて要求さ
れるように、呼び出される。この“テストデイツ
シユ”は、最も小さなループ可能なテストルーチ
ンを含むプログラムルーチンである。テストデイ
ツシユのシーケンスは、テストプログラムのため
に用いられる。コードプロセツサ３００は、以下
のように分割される56−ビツトプログラムレジス
タ（Ｐレジスタ）を有している： ［注意：第１の番号は命令ワードのビツト位置
を示し、かつコロンの後の第２の番号は、次のよ
り低いビツト位置の番号を示している。］ ５５：４……フイールドのタイプを示す。

タイプ１５（すべてのビツトオン）が“直接プ
ログラムワード”を示す。

タイプ８（ビツト55オン）が“間接プログラム
ワード”を示す。

51：12……呼び出されているサブルーチンに対
するベースアドレスを示す。

39：20……Ｐ１レジスタに対するリテラルフイ
ールドを示す。

19：20……Ｐ２レジスタに対するリテラルフイ
ールドを示す。

“間接プログラムワード”という用語は、使用
のために活性化される前にモジユール４００のテ
ストデータバツフアにワードが一時的にストアさ
れることを意味する。直接プログラムワードは、
命令ワードがドライバシステムコンピユータ１０
０から直接もたらされて命令ワードとして用いら
れるということを意味する。

任意のテストデイツシユからの“間接プログラ
ムワード”（IPW）は、プログラムレジスタ（Ｐ
レジスタ）にロードされかつサブルーチンベース
アドレス（51：12）へのマツプエントリを実行す
るコードプロセツサ３００にもロードされる。

サブルーチンは、上述のＰ１またはＰ２ビツト
フイールドに与えられる“リテラル”値を用い
る。このサブルーチンは、予定されているタスク
を実行しさらにその後制御インターフエイスモジ
ユール４００内に存在するテストデータバツフア
から次のIPM（間接プログラムワード）をロード
する。

コードプロセツサ３００は、20ビツト“リテラ
ル”レジスタを有し、このレジスタは、RAMサ
ブルーチンに、マイクロコードから直接いくつか
の20−ビツトリテラル値を提供させる。

さらに、コードプロセツサ３００は、モジユー
ル３５０における“イベント”ロジツクを制御
し、このロジツクは技術者によつて要求されるよ
うにイベントをカウントする。このイベントロジ
ツクは、イベントモジユール３５０に関連して説
明されるクロツクカウンタ、同期カウンタ、プロ
グラマブルイベントカウンタ（16ビツト）、実行
カウンタ（20ビツト）およびＴカウンタ（８ビツ
ト）を含んでいる。

第６図に示された制御インターフエイスモジユ
ール４００は、テストシステムと現実のテストさ
れるべきモジユール６Ｂユニツト自体との間の主
インターフエイスである。制御インターフエイス
モジユール４００は、特定のタイプのテスト状況
を処理するように設計された特殊なユニツトであ
る。たとえば、もしもB5900コンピユータが標準
的な基準B5900ユニツトに対してテストされるべ
きであるならば、そのときは制御インターフエイ
スモジユール４００は、B5900システムに対する
テストを処理するように特別に設計されるであろ
う。もしも他のタイプのデジタル装置がテストさ
れるべきであれば、そのときは制御インターフエ
イスモジユール４００はその特定のタイプの装置
を制御するように設計されるであろう。

制御インターフエイスモジユール４００の主な
機能は、“公知のインターフエイスユニツト”６
Ａにおよび“テスト下のユニツト装置”６Ｂにデ
ータおよび制御をもたらすことである。制御イン
ターフエイスモジユール４００は、テストバツフ
アを有しており、さらに刺激およびテストケース
情報をもたらすアドレスパターンユニツトを有し
ている。

制御インターフエイスモジユール４００は、コ
ードプロセツサ３００からまたさもなければ
IOMC２００からその制御演算子を受取る。それ
は、その出力データを、プログラマテイツクコン
パレータにおける他のモジユールへ、および／ま
たは６Ａおよび６Ｂのような装置ユニツトへ送信
する。

第６図のデータコンパレータモジユール５００
は１３の“比較カード”（第４図）から構成され
ている。これらのカードのうちの９つは、プログ
ラマテイツクコンパレータテストユニツトのバツ
クプレーンコネクタから離れて比較データを受取
り、かつこれらの“比較カード”の４つはフロン
トまたはフロントプレーンコネクタ上のデータを
受取る。データコンパレータモジユール５００
は、この特定のモジユールによつて同時に比較さ
れ得る最大で334個の信号の２セツトを受取るよ
うに作動することができる。

以下に説明されるように、１３の“比較カー
ド”の各々は、完全なマスキングおよび自己テス
ト能力を有しており、これにより、比較のために
挿入された信号ラインのいずれの対も随意に“ブ
ランクアウト”され、かつ比較のために挿入され
た類似した入力テスト信号のいずれの対もそれら
の個々の回路を有することができ、これらの回路
はオペレータ技術者の制御下においてまたはドラ
イバ１００の制御下において、“自己テスト”オ
ペレーシヨンを受ける。

モジユール５００におけるコンパレータ回路
は、以下に説明されるように“スキユー”解析型
のエラー検出を用いている。これは、もしも６Ａ
からの信号と６Ｂからの信号との間（基準装置信
号とテスト下装置信号との間）の遷移の瞬間に対
するスキユーの差が前縁上または後縁上のいずれ
かにおいて予めセツトされた限界を越えるなら
ば、そのときはエラー信号がラツチされ、レジス
タおよび比較データが“フリーズ”されかつ結果
ステータスワードがIOMC２００に送信されると
いうことを意味している。

したがつて、以下に説明されるように、エラー
ラツチがセツトされるときに、この特定の比較カ
ードおよび類似信号の特定の組に対するエラー信
号がIOMC２００に送り返され、ここでメンテナ
ンスコントローラ２００は適当に機能して、この
エラーをドライバシステム１００へおよび端末７
におけるオペレータ技術者へ報告する。

データコンパレータモジユール： 本件の開示によるデータコンパレータモジユー
ル５００は、その基本的な形式で第１図に示され
ている。２セツトのデータ、すなわちセツトＡお
よびセツトＢが存在し、これらは互いに比較され
る。たとえば、２６のラインは、Ｂデータまたは
装置Ｂからのデータと呼ぶことができる１組のデ
ータを形成する。このデータは装置Ａと呼ばれる
装置からのデータの一定の標準的な組に対してチ
エツクアウトされさらにその組と比較されること
が望ましい。したがつて、ここに再度、我々は装
置Ａから入つてくるデータのバスを形成する２６
のラインを有している。

ＡデータのラインおよびＢデータのラインは、
５０５ａおよび５０５ｂとして指定されたセレク
タマルチプレクサに与えられ、これらのマルチプ
レクサの出力は、振幅検出器（シユミツトトリ
ガ）５０７に与えられる出力を有する調整可能な
スキユー−比較ロジツク回路である回路５０２に
与えられる。

セレクタMUX（５０５ａおよび５０５ｂ）は、
スイツチング装置として作動し、これにより一定
の時間において回路は、自己テスタ５０６からの
出力によつてテストされ；さらに通常オペレーシ
ヨンにおいて、セレクタマルチプレクサ５０５ａ
および５０５ｂは、装置Ａおよび装置Ｂからのデ
ータの比較を可能にするために用いられる。

マスクレジスタ５０１は、選択マルチプレクサ
５０５ａおよび５０５ｂに与えられるいずれの所
望のそして選択された入力ラインをブランクアウ
トするために選択マルチプレクサに接続されてい
る。マスクレジスタ５０１は、CI（コンパレータ
入力）バス５００ciとして指定された入力を有し
ており、この入力は、Ｄまたはデータバス３４に
接続されたバス制御ユニツト５１０からバス制御
信号を伝える。

振幅検出器５０７は、RSラツチ５０８（リセ
ツト−セツト）に出力信号を与え、このラツチ５
０８は、その出力信号をエラーロジツクユニツト
５０９に接続し、このユニツト５０９はその後、
その信号をメンテナンスプロセツサ２００に与
え、これによりエラー信号が確認され得る。この
エラーロジツクユニツト５０９はさらに、第３図
に描かれている。

ＡデータおよびＢデータのバスラインはデイス
プレイロジツクユニツト５０３に与えられ、この
ユニツト５０３はまた、マスクレジスタ５０１お
よびRSラツチ５０８からの入力を有している。
デイスプレイロジツク５０３は、出力として２６
のラインからなるバスを与えており、さらにコン
パレータ出力バスCOバス５００coとして指定さ
れている。このバス５００coの出力は、バス制
御ユニツト５１１に与えられ、このユニツト５１
１は、主データバス３４に出力を与え、このデー
タはその後システムのオペレータによる観察のた
めに端末に送られる。

スキユー比較ロジツクユニツト（第１図の５０
２）は、第１Ａ図に示されており、これにより装
置Ａからのバスデータの各ラインおよび装置Ｂか
らのバスデータの各ラインは、５０２によつて典
型的に表わされているそれら自身の個別の排他的
ORゲートに与えられる。たとえば、典型的な状
況は、装置Ａからのバスラインおよび装置Ｂから
のその類似するバスラインが第２Ａ図において５
０２ａとして指定された単一の排他的ORゲート
に与えられるような状況であろう。ゲート５０２
ａの出力はその後、抵抗５０２arおよびコンデン
サ５０２acを介してしきい値入力ユニツト５０
７ａに伝えられ、このユニツト５０７ａは基本的
には、第１図に関連して説明された振幅検出器で
ある。振幅検出器５０７ａの出力はその後、ラツ
チ５０８ａ（第２Ｂ図）に与えられ、このラツチ
５０８ａは、他の用途のためにデータを一時的に
保持するために用いられる。

第１Ａ図のスキユー比較ロジツクユニツトは、
調整可能なRC時定数を有するようにされており、
これにより装置Ａおよび装置Ｂからの比較可能な
データライン信号の前縁および後縁の時間ポイン
トを比較することが可能である。

RC時定数は調整可能にされているので、装置
Ａおよび装置Ｂからの２つの比較可能な信号のい
ずれかの間のスキユー測定を変えることが可能で
ある。

ここに含まれた“スキユー”は、（信号イベン
トと呼ばれる変化の発生に関して２つの信号が比
較されている状況において）比較されている２つ
の信号間の類似したイベント間の時間差として定
義される。したがつて、類似した信号イベントま
たは遷移−変化の間の時間差は“スキユー”とし
て知られるであろう。たとえば、もしも２つの信
号がＯ−１遷移に対して比較されておりかつ第１
の信号が時間t₀において発生したこのイベントを
有しておりかつ第２の信号が時間t₁において発生
したこのイベントを有しているならば、そのとき
はt₀およびt₁の２つの時間の間の差は、これらの
信号イベントに関する“スキユー”の測定値であ
る。

第１Ａ図のスキユー比較ロジツクユニツトにお
いて、第２Ａ図の振幅検出器５０７ａは、シユミ
ツトトリガであり、このシユミツトトリガには、
どのような出力もしきい値電圧に等しくなりまた
は越えなければレジスタされないようなしきい値
電圧が設けられている。これは、“スキユー”が
受入れ可能性のレベル外にあるときに、その後シ
ユミツトトリガが、ラツチ５０８ａに対してエラ
ー状態を発生するであろう出力信号を発生するよ
うに作動するであろうということを保証してい
る。

データコンパレータモジユールの他の詳細およ
び動作特徴は、以下の第１Ｂ図、第２Ａ図、第２
Ｂ図、第３図および第４図に関連して説明されか
つ示されている。

一連のコンパレータカード（第４図のエレメン
ト１ないし１４）は、第１図、第２図および第３
図に示されているように種々の機能を提供するた
めに用いられている。コンパレータカードは以下
の機能をもたらしている： (a) それらは、第１Ｂ図に示された“パスデイレ
イ（pass delay）”テスト回路および“フエイ
ルデイレイ（fail delay）”テスト回路の発生
とともに、調節されたスキユーウインドをチエ
ツクする自己テスト機能を提供している。この
パステスト回路は、システムのオペレーシヨン
を有効にするためにスキユー比較回路のすべて
を通過しなければならないスキユータイミング
をセツトアツプする。

フエイルデイレイテスト回路は、すべての回
路が故障とみなすスキユー期間をセツトアツプ
する。これは、第１Ａ図のスキユー比較ロジツ
クユニツトが正確に機能しているということの
保証がなされるシステムである。パス−フエイ
ルテストのこの特定のセツトは、システムにお
けるすべての単一の比較カードに対する自己テ
ストモード機能で実行され、さらに第１図およ
び第３図においてIOMC２００として指定され
たＩ／Ｏメンテナンスプロセツサ−コントロー
ラによつて開始させられる。

パスデイレイテスト回路６２０ｂおよびフエ
イル−デイレイテスト回路６３０ｆの双方は、
調整可能なタツプを含み、これによりデジタル
信号６２０および６３０（第１Ｂ図）は、接続
時間に関して、およびロー−ハイ遷移およびハ
イ−ロー遷移の瞬間のタイミングに関して調整
され得る。

(b) 第４図のコンパレータカードは、すべての比
較回路に関するどの２つのビツト対の組合わせ
をもマスクする能力を有している。各比較カー
ド上に１３のマスクレジスタフリツプ−フロツ
プが存在し、これらは２６のデータラインをマ
スクするために用いられる。マスクレジスタビ
ツト０は、データライン０および１をマスクす
るであろう。同様に、マスクレジスタビツト12
は、データライン２４および２５のマスクを引
き起こすであろう。

(c) システムＡの装置またはシステムＢの装置の
いずれかからのデータの選択は、第１図のＤバ
ス３４に直接経路指定されかつイベントモジユ
ールと呼ばれる他方のモジユール（図示せず）
に経路指定され、これにより一定の解析的手順
がデータに関する情報を集めるために用いられ
得る。イベントモジユールは、クロツクカウン
タ、同期カウンタおよびこれらの目的のために
用いることができる他のユニツトを提供してい
る。

ここに説明されたテストシステムは、２つの基
本的なタイプの比較カード（第４図）を用いてい
る。４つのフオアプレーン比較カードがテスタユ
ニツトに存在しかつ９つのバツクプレーン比較カ
ードがテスタユニツトに存在する。第１図および
第４図のデータコンパレータモジユール５００を
構成するのはこれらのカードである。これらのユ
ニツトは、バツクプレーンに接続するように滑り
込むスライドインカードとして提供されている。
システム装置Ａおよびシステム装置Ｂからのデー
タは一般的に、平坦なリボンケーブルによつて経
路指定され、ここでデータはその後、フオアプレ
ーンコンパレータカードに直接接続されるか、ま
たはインターフエイスカードを介してテストシス
テムにおけるバツクプレーン比較カードに接続さ
れるかのいずれかである。

たとえば、もしも装置ＡからのＭバス（メイン
バス）を装置ＢからのＭバスと比較するために装
置ＡからのＭバスをテストすることが望ましいな
らば、データは読出しおよび書込みオペレーシヨ
ン期間中に比較される。Ｍバスのターンアラウン
ド（読出しから書込みへのまたはその逆の）期間
中に、外部制御モジユール（図示せず）は、“自
動信号不能化”を引き起こすであろう。この外部
制御モジユールは、比較カード上のＲ／Ｓラツチ
５０８への非同期クリアラインを使用している。
第１Ｂ図において、RSラツチ５０８ａに接続す
る非同期クリアラインが示されている。したがつ
て、どのようなトライステート“グリツチング
（glitching）”も、ラツチされずまたはエラー信
号として獲得されない。

第１Ｂ図に示されるように、装置Ａおよび装置
Ｂの双方からのデータの多くのラインを運ぶメイ
ンバスが存在する。もしも、簡単にするために、
装置システムＡからの単一の信号ラインが、装置
Ｂからのその類似する同一システムのラインを比
較するのに用いられるならば、比較をされるべき
すべての比較可能なラインに対して何が行なわれ
るかを説明するのは可能である。たとえば、第１
Ｂ図において、装置Ａおよび装置Ｂからの類似す
るラインは、入力からのこれらの信号を分離する
のに用いられるバツフア５００ｂ内へ入力され
る。バツフア５００ｂの出力は、データ選択
MUX５０５ａへおよびシステムＡに対してXa
と指定されかつシステムＢに対してYbと指定さ
れたポイントへ経路指定される。これらの出力
XaおよびYbは、第３図において後で示される。

データマルチプレクサ５０５はそれぞれ１Ｂお
よび２Ｂと指定されたその入力上でシステム入力
Ａおよびシステム入力Ｂからデータを受取る。１
Ａおよび２Ａと指定された他方の入力は“自己テ
スト”データラインであり、これらのラインは、
システムにおける自己テストの目的でバスデイレ
イテスト６２０ａおよびフエイルデイレイテスト
６２０ｆを用いる。

マルチプレクサ５０５がマルチプレクサを介し
てシステムデータを通過させるために、５０５の
底部に示された選択ラインは“ハイ”状態（１に
等しい）でなければならない。ロー状態（０に等
しい）にあるときに、“自己テスト”データはマ
ルチプレクサ５０５を介して通過させられる。

マルチプレクサ５０５ｄを介して通過したデー
タは、そのソースがマスクフリツプ−フロツプ５
０１である出力制御ライン５０１ｃによつて能動
化されまたは不能化され得る。マスクフリツプ−
フロツプ５０１に対するセツトおよびリセツトデ
ータはICバス５００icからもたらされる。これは
コンパレータ入力バスでありかつCIバスｎと指
定されてバスの各ラインがシステムにおける各個
別のデータマルチプレクサ５０５ｄ（５０５d₁，
５０５d₂，など）を制御するために用いられる個
別のマスクフリツプ−フロツプ（５０１₁，５０
１₂，５０１₃など）を有しているということを示
している。

各マスクフリツプ−フロツプ５０１₁，₂，₃など
は、それ自身のデータマルチプレクサ５０５d₁，
d₂，d₃などを作動させる。

各マスクフリツプ−フロツプ５０１は、制御ラ
イン５０１ｃおよび制御ラインＺとして第１Ｂ図
に示されている２つのデータマルチプレクサ出力
制御ラインをドライブする。これは、２つのデー
タ比較回路の有効な制御を可能にしている。Ｚで
指定されたラインは、ソース選択マルチプレクサ
５８０へのマスクレジスタ入力として第３図に示
されている。

２６の比較回路を制御する各バツクプレーン比
較カード上の（第１Ｂ図の５０１のような）１３
のマスクフリツプ−フロツプが存在する。同様
に、２５の比較回路を制御する各フオアプレーン
比較カード上の（第１Ｂ図の５０１のような）１
３マスクフリツプフロツプが存在する。

各比較カード（第４図の項１−１３）は第１図
において自己テストエレメント５０６において示
されている共通の“自己テストロジツク”を有し
ている。

第１Ｂ図を参照すると、１組のタイミングの瞬
間T₀，T₁，T₂，T₃およびT₄にわたつて６１０，
６２０および６３０として指定されたストローブ
信号が示されている。このストローブは、第１Ｂ
図の破線のブロツク内に示されたクロツクカード
６０１から起こつている。このストローブは、各
クロツク周期中に発生する100ナノ秒の方形波で
あり比較カードの各々に分配されている。それ
は、“自己テスト”モード期間中に比較回路のス
キユーを測定するために用いられるパルスであ
る。

再度、ここでの“スキユー”の概念の使用に関
して、前述のように、これは２つの類似した信号
イベントの発生の間の期間であるということが示
されるべきである。この特定の場合において、そ
れは、システム装置Ａおよびシステム装置Ｂから
放出される信号イベントの時間比較を含み、それ
らのタイミングの発生においてそれらがどのよう
に比較するかを調べる。

第１Ｂ図において、ストローブ信号６１０は、
３つの場所；すなわち(a)パスデイレイテストユニ
ツト；(b)フエイルデイレイテストユニツト；およ
び(c)データマルチプレクサ５０５ｄ上のライン１
Ａに接続されている。

“パスデイレイ”出力ユニツト６２０ｐは、
T₀で始まるストローブ６１０に関して時間Ttに
対する遅延を有している。“フエイルデイレイ”
ユニツト３６０ｆは、第１Ｂ図に示されているよ
うに、T₀で始まるストローブ６１０に関して時
間T₁に対する遅延を有している。このパスデイ
レイユニツトおよびフエイルデイレイユニツト
は、デイレイラインタツプを介して調整可能であ
り、さらに特定の比較カードに対して許すことが
できると思われる特定のスキユーに従つて選択さ
れる。

“自己テスト”は、第１図のメンテナンスプロ
セツサIOMC２００によつて開始され、メンテナ
ンスプロセツサIOMC２００のパワーアツプまた
は要求時に自動的に実行される。自己テスト後に
検出された故障はIMOC２００に報告される。

IOMC２００からの命令の結果として第１図の
自己テストユニツト５０６によつて開始される自
己テストモードにおいて、（入力出力メンテナン
ス制御モジユールIOMC２００として指定され
た）外部モジユールは、第１Ｂ図の選択ロジツク
５０５によつてパスデイレイモードユニツトまた
はフエイルデイレイモードユニツトを選択するこ
とができる。選択ロジツク５０５の出力は、スキ
ユー比較ロジツク５０２のオペレーシヨンをチエ
ツクアウトするためにパスデイレイストローブ６
２０またはフエイルデイレイストローブ６３０の
いずれかを選択するためにデータマルチプレクサ
５０５ｄへの入力として伝えられる。

第１Ｂ図のストローブ６１０は、データマルチ
プレクサ５０５ｄの１Ａへの入力として伝えられ
る一方で、選択マルチプレクサ５０５の出力はデ
ータマルチプレクサ５０５ｄへの入力２Ａとして
伝えられる。

第１Ｂ図に続いて、データマルチプレクサ５０
５ｄの出力は、排他的ORゲート５０２ａへの入
力として与えられる“Ａ”ラインおよび“Ｂ”ラ
インを有している。このORゲートは、比較され
るべき装置Ａおよび装置Ｂからの類似したライン
の各々に設けられた“ｎ”個の回路の１つであ
る。排他的ORゲート５０２ａは、５０２arとし
て指定されたレジスタＲへの入力として与えら
れ、さらにこの出力は、パスデイレイユニツトま
たはフエイルデイレイユニツトのいずれが選択さ
れたかに従つて、(a)信号６１０および６２０の間
（パスデイレイ）または(b)信号６１０および６３
０の間（フエイルデイレイ）の“差”を形成す
る。

第２Ａ図に示されているように、パルス幅の差
は、制限抵抗Ｒ（５０２ar）を介してコンデンサ
Ｃ（５０２ac）を充電させる期間である。

もしも時間差期間があまりにも短ければ、その
ときはコンデンサＣは、振幅検出器５０７ａ上に
セツトされたしきい値を越えるのに十分な振幅に
到達するのに十分な速さで充電することができ
ず、したがつて検出器５０７ａから出力信号は発
生しないであろう。

“フエイルデイレイ”ユニツト６３０ｆを用い
る自己テストの場合と同様に、ここで、パルス幅
は、第２Ａ図において振幅検出器５０７ｂにおい
て見られるように、振幅検出器５０７ａが応答す
ることができる振幅に到達するために十分長く充
電するのに十分な時間をコンデンサＣに与えるの
に十分な幅である。この場合、振幅検出器５０７
ｂは、出力信号が第３図の入力Ｗに経路指定され
た後に、RSラツチ５０８ｂ（第１Ｂ図および第２
Ｂ図）を駆動しかつセツトするであろう。

第２Ａ図および第２Ｂ図は単一の図面を提供し
ており、ここで、システム比較信号オペレーシヨ
ンを示す完全な図を作成するために第２Ａ図の右
手の縁は第２Ｂ図の左手の縁と一致するというこ
とに注意すべきである。

これらの図面において見られるように、装置シ
ステムＡおよび装置システムＢからのいずれかの
２つの類似したラインの間で比較がどのようにな
されるかが描かれている。比較されるべき類似し
たラインの数に依存して、これは、システムにお
いて用いられるであろう同様の回路の数“ｎ”を
確立するであろう。

第２Ａ図の最も左の列において見られるよう
に、システムＡおよびシステムＢからの類似した
信号間での時間比較が示されており、これらの信
号は排他的ORゲート５０２ａ，５０２ｂ，５０
２ｃおよび５０２ｄへのＡおよびＢ入力に与えら
れる。たとえば、第２Ａ図において、そして排他
的ORゲート５０２ａへの入力ＡおよびＢを比較
すると、装置Ａからの信号が装置Ｂからの基準信
号対して比較されていることが示されており、さ
らにＡ信号の前縁とＡ信号の後縁が基準Ｂ信号の
前縁および後縁の範囲内で降下するということが
注目されるであろう。したがつて、排他的ORゲ
ート５０２ａの出力は時間T₀において第１のパ
ルスを与えかつ時間T₃において終了する後のパ
ルスを与える。これらは“デジタル差”信号と呼
ばれ、さらにこれらはコンデンサＣ５０２acを
充電するために抵抗Ｒ５０２arを介して与えられ
る。振幅検出器５０７ａは、たとえば、2.3Vの
しきい値電圧を要求するように設定される。そし
てこの場合、T₀において開始しかつT₃において
終了するパルス間の分離は、要求された2.3Vの
最小電圧を発展させるのに不十分でありかつ振幅
検出器５０７ａからどのような出力信号もトリガ
されず、したがつて電圧出力信号はRSラツチ５
０８ａ（第２Ｂ図）から発展されず、したがつて
Waの出力ライン（第２Ｂ図）はエラー信号を発
生せずかつスキユーが“許され得る”ということ
を示すであろう。

次に、第２Ａ図の排他的ORゲート５０２ｂを
観察すると、システム装置Ａからの信号は、シス
テムＢからの基準信号の前縁から遅延時間後に発
生するその前縁を有しているということが理解さ
れるであろう。同様に、ＡおよびＢの後縁は遅延
時間（スキユー）を含む。この結果は、排他的
ORゲート５０２ｂからの出力が現在では2.3Vよ
りも大きい振幅をもたらすのに十分なだけRC回
路を充電し、これは振幅検出器５０７ｂをトリガ
しかつRSラツチ５０８ｂに出力電圧を供給させ、
この出力電圧はエラー信号または“許すことがで
きない”スキユーを出力Wb（第２Ｂ図）に発生
するであろう。同様に、排他的ORゲート５０２
ｃおよび５０２ｄにおいて、イベントの発生の差
すなわち“スキユー”は、RC回路が振幅検出器
５０７ｃおよび５０７ｄをトリガするのに十分な
だけ充電されており、これらの検出はさらに５０
８ｃおよび５０８ｄのラツチを引き起こし、さら
に５０８ｃおよび５０８ｄはラインWcおよび
Wd上に許すことができないスキユーを示すエラ
ー信号出力を与えるようにされているということ
が理解されるであろう。

第２Ａ図において、第２の列は、２つの信号間
の“スキユー”の結果として“デジタル差出力”
を示し、さらに第３の列は、コンデンサＣ上の電
荷の展開を示す“アナログ差ランプ”として指定
されている。コンデンサＣ上の電荷は、含まれる
パルス幅に加えてＣの値および抵抗Ｒの値に依存
している。

この好ましい実施例において、エラー信号をト
リガするために振幅検出器５０７を駆動するため
にコンデンサＣ上に要求される2.3Vのしきい値
電圧を伴つて設計されているので、ＲおよびＣユ
ニツト値の調節可能性は、エラー信号または“許
されない”スキユーがいつトリガされかついつト
リガされないかを選択する能力の一部であるとい
うことが理解されよう。

好ましい実施例において、コンデンサＣの値
は、すべての比較回路におけるすべてのコンデン
サＣの標準的な基準値（＋または−１％）に維持
される。しかしながら、抵抗Ｒの値は可変にされ
ており、さらにｎ個の回路の各々において調整す
ることができ、この値は第２Ａ図の列２に示され
たどのような任意のデジタル差信号に対してもコ
ンデンサＣ上の電荷を制御するであろう。

たとえば、もしもシステム装置Ａからのライン
信号のメインバス（Ｍバス）セツトが標準的な基
準システム装置ＢのＭバス信号と比較されるべき
であるとすると、Ｒの値は1100Ωにセツトされ得
る。そして、これは２つのシステム（システムＡ
およびシステムＢからの類似した信号ライン）間
の100秒におよぶスキユーを“エラーなし”とし
て通過させるであろう。これらのバスは“エラ
ー”として特定されるのは望ましくないより多く
のスイツチング過渡状態を有しているので、それ
ゆえに、これは、不必要なエラー信号なしにこれ
の信号を通過させるためにより広いスキユーウイ
ンドを許容している。

たとえば、ストアロジツク制御と呼ばれる他の
ユニツトとともにスキユーコンパレータシステム
を用いることが望ましくかつ許すことができるス
キユーが40ナノ秒またはそれ以下であることをス
トアロジツク制御が要求するならば、そのとき
は、抵抗Ｒの値はこの場合360Ωにセツトされる
であろう。この態様で、コンパレータ回路は最適
化されかつチエツクアウトの目的で類似したライ
ンのいずれの対をも取扱うように調整され得る。

第２Ａ図および第２Ｂ図において、ｂ，ｃ，ｄ
で指定された３つのより低い回路は、エラーまた
は故障として指定された“スキユー差”を示して
いる。RSラツチ５０８は、エラーが発生する最
初のときにセツトしかつ外部モジユール（IOMC
モジユール２００）がRSエラーラツチをリセツ
トするまでその状態にセツトされて留まるであろ
うというとに注意すべきである。エラーラツチ
（第２Ｂ図の５０８）のいずれかまたはすべての
出力は、外部モジユール（IOMCモジユール２０
０）へのラインをトリガし、これはさらにそれ自
身のエラー処理ルーチンを開始させ、これらのル
ーチンはどのようなエラーが発生しているかを読
取りかつ理解することができるオペレータにとつ
て利用可能なデータをデイスプレイ上に表示しま
たはプリントアウトするのに有用である。したが
つて、第４図の比較カードの各々は、外部ユニツ
ト（IOMCモジユール２００）に接続されたそれ
自身の特定のエラーラインを有している。

第３図において、現実にｎ回、すなわち１３の
比較カード（第４図）の各々に対して１回重複さ
れる回路が示されている。

第３図を参照すると、（第１Ｂ図に示された出
力ラインである）種々の出力ラインXa，Ya，Ｚ
およびWaがソース選択マルチプレクサ５８０へ
の入力として向けられているということが見られ
るであろう。比較カードの各々の上の25または26
ビツトのデータに対して現実には１３のそのよう
なソース選択マルチプレクサ（５８０ｎ）が存在
する。

第３図に示されるように、マルチプレクサ５８
０への選択Ａおよび選択Ｂラインは、“ｎ個”の
RSエラーラツチ５０８（第１Ａ図、第２Ｂ図）
に対して、システム装置ＡからのXaデータに対
して、システム装置ＢからのYbシステムデータ
に対して、またはマスクレジスタの各々のＺ出力
に対してソース選択を構成し、これによりソース
選択マルチプレクサ５８０は出力バツフア５８１
に出力を与える。選択ＡおよびＢに対する信号
は、入力／出力メンテナンス制御モジユール２０
０としておよび特にそのモジユールのスイツチレ
ジスタにおいて知られる外部モジユールから発生
している。

第３図において、出力バツフア５８１は（マル
チプレクサ５８０によつて選択されている）デー
タの内容をコンパレータ出力バスCOUT BUS
５００co上に配置する。このバスは比較カード
のすべてによつて共用されているので、いずれの
１クロツク期間中においても、１３のコンパレー
タカードのうちの１つだけが選択されてコンパレ
ータ出力バス５００coをドライブする。コンパ
レータ出力バス上のデータは解析のためのメンテ
ナンスプロセツサIMOC２００に伝えられる。

再度第３図を参照すると、RSエラーラツチ５
０８ｎからのWnライン（＝Wa，Wb，Wc，Wd
など）上の出力はまた、エラーラインデコーダ５
９０に経路指定される。この回路は、システムＡ
およびシステムＢからの類似したラインの各対に
対して“ｎ”個のこれらのデコーダを含んでい
る。各比較カードは、情報出力として“いずれの
エラー”または“すべてのエラー”に対してチエ
ツクを行なう。

“すべてのエラー”ラインは、自己テストルー
チンを感知して“フエイルデイレイ”テスト期間
中の状態を検出するために用いられ、ここで１３
のスキユーコンパレータの各々はエラー信号を示
してシステムが適正に作動していることを示さな
ければならない。

“いずれのエラー”ラインは、通常オペレーシ
ヨンにおいて、許すことができないスキユー（エ
ラー信号）の検出を示すため用いられる。

“すべてのエラー”ラインはトライステート選
択可能である一方で、“いずれのエラー”信号は、
エラーの報告のために各比較カードから外部モジ
ユール（IOMC２００）への個別のラインを有し
ている。

いつRSエラーラツチ５０８ｎがセツトされた
かを知ることはかならずしも重要ではないという
ことに注意すべきである。これは、１３の比較カ
ードからの“いずれのエラー”ラインが外部モジ
ユール（IOMC２００）においてともにOR処理
されるからである。このOR処理された信号は、
エラー検出のために用いられ、さらに技術者オペ
レータによる観察のためにテストポイントに経路
指定される。

したがつて、故障ループ期間中に、モニタリン
グしている技術者は、オシロスコープでエラーラ
インを見分けることができ、さらに現実の故障時
間をテストされているロジツクに関連付けること
ができる。IOMC２００は、技術者がオシロスコ
ープを接続することができる“パドル”を有して
いる。

第４図において、CIバス５００ciおよびCOバ
ス５００coの経路指定が示されている。データ
バス３４からのこれらのバスの分離に関してコン
パレータ−インバスおよびコンパレータ−アウト
バスに対する分離として機能するHGMSIMIと
して指定されたモジユールに配置された分離カー
ドもまた示されている。

コンパレータモジユールのために設けられた命
令バス（Ｉバス）分離および雑制御
（miscellaneous control）もまた存在している。

コンパレータ入力CIバス５００ciは、13ビツト
幅であり、13の分離した比較カード上の13のマス
クフリツプ−フロツプをサービスする。さらに、
このCIバスは、HGMSIMI２および３モジユー
ルの分離カードによつてメンテナンスおよびパラ
メータ初期設定のために用いられる。

コンパレータ出力バス５００coは26ビツト幅
であり、かつ13の選択された比較カードのいずれ
か１つからの出力をＤバス３４上にインターフエ
イスする。４つのソース選択の１つが行なわれか
つトライステート制御ロジツク５８１を介してコ
ンパレータアウトバス５００co上へ送られ、こ
れはまた第３図に示されている。

前述のHGMSIMI（グローバルメモリシミユレ
ーシヨンカード６０５）上で、コンパレータ出力
バス５００coは、データバス、Ｄバス３４をド
ライブするように選択され得る３つのソースのう
ちの１つである。Ｄバス３４をドライブする他の
２つのソースは、第４図に示されたLITERALレ
ジスタ、または分離カードユニツト６０５上のグ
ローバルメモリシユミレータである。

プログラマテイツクコンパレータテスタシステ
ムは、エラー検出および故障分離の主要な手段と
して内部自己テストを用いるように設計されてい
た。入力／出力およびメンテナンス制御モジユー
ル（IOMC２００）は、そのコマンドPROM内
に配置された16のサブルーチンのうちの１として
自己テストを実行する。IOMCモジユール２００
は、自己テストの結果を検査し、かつテストされ
比較されている装置ＡおよびＢに関する現実のテ
スト期間中にエラーを検出するために用いられる
エラー検出ロジツクを含んでいる。メニユーのト
ツプにおける自己テストアントレー（self−test
entree）と同様に内部テストの良好な完了は、
B5900ユニツト（システム装置ＡおよびＢ）上で
実行されているテストの保全性を保証するであろ
う。

故障の分離： 以下のシステムの手段は故障の分離に利用可能
である： (a) 結果ステータスワード； (b) テスタダンプ情報； (c) テストポイントプラグ−オン； (d) デイスプレイプラグ−オン； (e) B5900制御パネルおよびクロツク制御プラグ
−オン； (f) IOMCコマンドPROM情報。

結果ステータスワード； IOMC２００モジユールは、エラーおよびステ
ータス情報を報告するために用いられる56−ビツ
ト結果ステータスレジスタ２０９を収納してい
る。このレジスタの内容は、一定の条件下におい
て専用された製造システム１００に送信される。
これは、テストの通常の完了時に実行され；それ
はエラーが発生しかつIOMCがダンプバツフアに
おける故障に関連する情報をストアした後に実行
され；またはこれは、ドライバシステム１００が
読出要求（タイプ４ワード）を行なうときはいつ
でも実行される。

入力／出力メンテナンスコントローラプロセツサ
（ＩＯＭＣ２００） 入力／出力メンテナンスコントローラプロセツ
サ２００として知られるモジユールの機能的ブロ
ツク図が第７図に示されている。IOMC２００モ
ジユールは基本的には、プログラマテイツクテス
タシステムの主要な神経中枢として機能する。以
下の項目は、IOMCモジユールによつて実行され
る主なタスクを示している： (a) 双−同期プロトコルを発生しかつデコード
し；さらにドライバシステム１００とのすべて
のデータ通信を処理する； (b) ドライバシステム１００から受信したデータ
をデコードしかつ要求されるデータ転送または
必要なコマンドを実行する； (c) スタテイツクテスタオペレーシヨンを制御す
る20−ビツトスイツチレジスタ２０５を収容し
かつ維持し；これは、抑止エラー（IE）；ルー
プ；クロツク；電圧マージン制御；およびコン
パレータデイスプレイ選択を含んでいる； (d) プログラマテイツクテスタシステム内のすべ
てのエラー状態をモニタする。これらの状態
は、すべての関連するモジユールからのデータ
バスおよび命令バスパリテイエラー検出；プロ
グラム（Ｐ）レジスタパリテイエラー；“Ｐ”
レジスタフオーマツトエラー；パイプラインレ
ジスタパリテイ；テストデータバツフアパリテ
イ；コードプロセツサスタツクオーバフロー；
テスト下の装置に対するケーブルインターフエ
イスエラー；データ通信インターフエイスエラ
ー；およびコンパレータモジユール５００にお
いてテスト下の装置間で検出されたすべての比
較エラーを含む。これらのエラーのうちの１つ
が検出されるときに、このエラーは、故障の
“時間”に関するたのステータスおよび状態情
報とともに（IOMC２００における）56ビツト
結果／ステータスレジスタに捕獲される。した
がつて、第７図において、エラー検出ロジツク
２０８内に配置されたフリーズフロツプ−フロ
ツプはセツトされかつ以下の機能を実現するた
めに用いられる： (1) テスト下の装置を停止させる； (2) テスタシステムを“メンテナンスモード”
にする； (3) コードプロセツサ３００を停止させる； (4) 故障の瞬間にテスタのカウンタおよびレジ
スタを捕獲する； (5) エラーが検出されたことをIOMCマイクロ
−コントローラ２０３に知らせる； (e) エラーが検出されたときに、IOMC２００
は、テスタシステムの制御を行ないかつ以下の
動作機能を引き受ける： (1) それは、テスタシステムおよびテスト下の
装置のアクセス可能な“状態”のすべてを制
御インターフエイス４００のテストデータバ
ツフアのダンプバツフア（DUMP BUF）
と呼ばれる領域に離れてストアする； (2) それは、セツトされている適当なエラービ
ツトとともに結果／スターテスワードを送信
することによつてドライバシステム１００に
エラーを知らせる； (3) 要求時に、それはDUMP情報をドライバ
システム１００に送信してオペレータ−技術
者のエラースクリーンの組立てに用いる。

(f) IOMC２００は、テスタシステム全体の“自
己テスト”検査を実行する。この自己テストオ
ペレーシヨンは、“パワーアツプ”時に自動的
にまたは手動的なIOMC“クリア”によつて実
行され、かついつでもドライバシステム１００
によつてプログラム的に実行され得る。

機能的ブロツク図−第７図の説明 第７図を参照すると、入力／出力メンテナンス
コントローラプロセツサ２００を構成する基本的
な機能的要素が示されている。伝送レジスタ２０
１ａは、情報をドライバシステム１００に転送す
るのに用いられる56−ビツトレジスタである。こ
のレジスタは、Ｄバス３４から２つの28−ビツト
部分にロードされる。伝送レジスタは、ドライバ
システム１００に送信されるために、OUT
MUX２０１ｄを介して経路指定されかつその後
マルチ−プロトコル通信コントローラ２０１ｆ
（MPCC）にロードされる７つのバイトの分割さ
れる。

受信レジスタ２０１ｂは、ドライバシステム１
００から受信したデータをストアする56−ビツト
レジスタである。このレジスタは、７つのバイト
位置に分割される。

MPCC２０１ｆから受信したデータの各バイ
トは、受信レジスタ２０１ｂの下つていくバイト
にロードされる。ロードされるべきバイトは、バ
イトカウンタ２０１ｃによつてアドレスされる。
レシーバレジスタ２０１ｂに完全なワードがスト
アされたときに、マイクロコントローラ２０３
は、受信レジスタ（ビツト５５：４）における
“ワード−タイプ”によつて示されたサブルーチ
ンへのマツプエントリを実行する。このマイクロ
コードサブルーチンは、受信レジスタの内容をテ
スタシステムの指定された位置に移動させるかさ
もなければ直接コマンドを実行するかのいずれか
である。以下の“ワードタイプ”は、以下に示さ
れるように、示された各ワードタイプとともに用
いられ、示された各ワードの後には含まれる特定
の機能またはコマンドが続いている： ワードタイプ２：ＩＯＭＣ２００モジユールにお
ける割込フリツプフロツプをセツトする。これは
また、コードプロセツサ３００にテストデイツシ
ユのルーピングを停止するように命令するために
用いられる。

ワードタイプ３：テスタをクリアしかつ受信レ
ジスタ１９：２０をスイツチレジスタ２０５にロ
ードする。

ワードタイプ４：これは、結果／ステータスレ
ジスタ２０９の内容をドライバシステム１００に
送信する。ドライバシステムは、テスタシステム
およびテスト下の装置のステータスをモニタする
ために、テストループ期間中にこのコマンドを用
いる。

ワードタイプ５：これは、受信レジスタ２０１
ｂからのデータとともに制御インターフエイスモ
ジユール４００におけるバツフアアドレスレジス
タをロードし、このデータはビツト１１：１２に
ある。これは、テストデイツシユデータをテスト
データバツフア（第１１Ｃ図の４０１）へまたは
マイクロコードをマイクロコードRAM（第８Ａ
図の３０１）へロードするために開始アドレスを
セツトする。

ワードタイプ６：これは、IOMC２００に、テ
スタシステムおよびテスト下の装置のすべてのア
クセス可能なステータスを捕獲させかつこのデー
タをテストデータバツフア（第１１Ｃ図の４０
１）の“DUMB BUF”領域にストアさせ、か
つ“テスタダンプ”サブルーチンを介してこの結
果を送信する。

ワードタイプ７：これは、“自己テスト”サブ
ルーチンを介してテスタシステム上で“自己テス
ト”を実行する。

ワードタイプ８：これは、受信レジスタ２０１
ｂデータ５５：５６をテストデータバツフア４０
１に移動させる。これは、“IPW”または間接プ
ログラムワードサブルーチンと呼ばれている。

ワードタイプ９：これは、受信レジスタデータ
５５：５６をテストデータバツフア４０１に移動
させ、このルーチンの部分は“BUF／データ／
ワード”と呼ばれている。

ワードタイプＡ：これは、テスタシステムに、
テストの目的で“空白”メツセージ（STX／
ETX）を送信させる。

ワードタイプＢ：これは、テスタシステムに、
受信したワードをテストの目的でドライバ１００
に送信して戻させる。

ワードタイプＣ：これは、RAMマイクロワー
ドである。それは、受信レジスタデータ５５：５
６をコードプロセツサ３００へおよびマイクロコ
ードRAM（第８Ａ図の３０１）へ移動させる。

ワードタイプＤ：このコマンドは“読出バツフ
ア”である。これは、いくつかのテストデータバ
ツフアワードを、受信レジスタ１１：１２におけ
るアドレスにおいて開始する、３１：１２におい
て受信レジスタに送信し、かつその後ドライバシ
ステム１００に送信する。送信された最後のワー
ドは、結果／ステータスレジスタ２０９の内容で
ある。

ワードタイプＥ：このコマンドは、“セツトス
イツチレジスタ”である。これは、受信レジスタ
データビツト１９：２０からスイツチレジスタ２
０５（第７図）をロードする。

ワードタイプＦ：これは、“直接プログラムワ
ード”である。これは、受信レジスタビツト５
５：５６からコードプロセツサ３００内のプログ
ラムレジスタ３０５をロードし、さらにコードプ
ロセツサ３００内のプログラム−レジスタ−専用
されたフリツプフロツプをセツトする。

タイプ０および１のワードは、それぞれ“初期
設定およびアイドル”と呼ばれるテスタサブルー
チンであり、かつそれらはデータ通信伝送におい
て有効ではないタイプのものであることに注意す
べきである。

第７図を参照すると、バイトカウンタ２０１ｃ
は、メンテナンスデータバスMNTDおよびOUT
MUX２０１ｄのビツト２：３を介してマイクロ
−コントローラ２０３によつて予めロードされて
いる。バイトカウンタ２０１ｃは、カウント−ダ
ウンモードにおいて作動し、かつその出力は、デ
コーダ（３ライン−８ライン）によつてデコード
される。これらのデコーダは、伝送レジスタ２０
１ａ、受信レジスタ２０１ｂおよび結果ステータ
スレジスタ２０９における７つのバイト位置の１
つをアドレスする。

このOUT MUX２０１ｄは、４−１ラインの
ベース（４つの入力および１つの出力）上で作動
する８ビツト幅のマルチプレクサである。これ
は、ハードウエアの初期設定およびデータ通信の
ためにデータを経路指定するために用いられる。
OUT MUX２０１ｄに対するデータソースは以
下のとおりである： (a) 伝送レジスタ２０１ａのアドレスされたバイ
ト； (b) 結果／ステータスレジスタ２０９のアドレス
されたバイト； (c) ８−ビツト入力／出力レジスタ２０６； (d) MPCC２０１ｆから受信されたデータまた
はマイクロ−コントローラ２０３からのメンテ
ナンスデータバスであるIN−MUX２０１ｅか
らの選択された入力。

第７図において、IN−MUX２０１ｅは、２−
１形状の８ビツト幅のマルチプレクサである。こ
れは、入力を選択しまたはMPCC２０１ｆから
のまたはマイクロ−コントローラ２０３のメンテ
ナンスデータバスMNTDからのいずれかのデー
タを初期設定するために用いられる。

マルチ−プロトコル通信において、コントロー
ラMPCC２０１ｆは、同期式直列データをフオ
ーマツトし、転送しかつ受信する一方でビツト−
配向されたまたはバイト制御プロトコルを支持す
るモノリシツクｎ−チヤネルMOS LSI回路であ
る。このチツプはTTL（トランジスタタイプロジ
ツク）と互換性があり、単一の5V電源によつて
作動される。それは、８ビツトまたは16ビツト双
−方向性データバスをプロセツサとインターフエ
イスすることができる。プログラマテイツクテス
タシステムへの応用において、マイクロ−コント
ローラ２０３は、８−ビツトモードにおける
MPCC２０２ｆを、メンテナンスデータバス
MNTD、IN−MUX２０１ｅおよびOUT−
MUX２０１ｄを介してインターフエイスする。

入力／出力レジスタ２０６は、OUT MUX２
０１ｄから並列にロードされ得る８ビツトレジス
タである。これはまた、メツセージの終わりに発
生したCRCコードを送信するために、CRCチエ
ツカジエネレータ２０１ｇから直列にロードされ
得る。Ｉ／Ｏレジスタ２０６は、CRCコードを
チエツクしまたは発生するためにCRCチエツカ
ジエネレータ２０１ｇへ逐次的にシフトアウトさ
れ得る。Ｉ／Ｏレジスタ２０６はまた、Ｉ／Ｏコ
ンパレータ２０７に関連して、ドライバ１００か
ら入つてくるデータに関するキヤラクタ認識のた
めに用いられる。これは、双−同期式ラインプロ
トコルを検査するために実行される。

入力／出力コンパレータ２０７は、Ｉ／Ｏレジ
スタ２０６の内容を、マイクロ−コントローラ２
０３によつてメンテナンスデータバスMNTDを
介して与えられた値と比較する８−ビツトコンパ
レータ回路である。比較の結果は、後続の意志決
定のためにテスト条件（IOCOMP＝ ）として
マイクロ−コントローラ２０３に送り返された。
この主な用途は、双−同期データ通信プロトコル
の実行である。

CRCチエツカジエネレータ（周期冗長性コー
ド）２０１ｇは、メツセージの終わりに周期冗長
コードをチエツクしてデータの有効性を保証する
ために用いられる。伝送モードにおいて、それ
は、メツセージの終わりに追加されてステーシヨ
ンの検査を受取る16−ビツトのCRCを発生する。
CRCチエツカ／ジエネレータ２０１ｇは、逐次
的に（チエツクまたは発生のために）データをシ
フト“イン”しかつ（発生した周期冗長コードを
伝送するために）シフト“アウト”するＩ／Ｏレ
ジスタ２０６に関連して用いられる。

フラグRAM２０１ｈは、1024×１−ビツトス
タテイツクRAM（ランダムアクセスメモリ）で
ある。これは、双−同期式ラインプロトコルおよ
びエラー処理手順に関するイベントを記憶するた
めにマイクロ−コントローラ２０３によつて用い
られる。それは、メンテナンスデータバス
MNTDを介して、IN MUX２０１ｅおよび
OUT MUX２０１ｄを介してマイクロ−コント
ローラ２０３によつて書込まれる。読出された出
力は、テスト条件としてマイクロ−コントローラ
２０３に戻る。

第７図において、スタツクヒストリ２０２ロジ
ツクは、マクロ−エントリアドレスがコードプロ
セツサ３００内へそしてスタツクフアイル（タイ
プAMD2909）内へプツシユされるときにマクロ
−エントリアドレスを記録する。タイプ2909にお
けるスタツクフアイルは問題の分析のために通常
見ることはできない。2909は、深さ４のスタツク
を有しており、さらにスタツクヒストリロジツク
は、各アドレスがスタツクにプツシユされるとき
に各アドレスを記録しかつユニツト2909を４レベ
ルの深さに進ませる。POP（復帰）が実行される
ごとに、スタツクヒストリポインタはデクリメン
トされる。もしも2909が５だけ深く進もうと試み
るならば、そのときはスタツクオーバフローエラ
ーが結果ステータスレジスタ２０９に記録され、
これによりテスタシステムおよびテスト下のユニ
ツトは“フリーズ”されかつテスタ“ダンプ”が
実行される。スタツクアドレスおよびポインタは
後の分析のためにダンプにストアされる。

マイクロ−コントローラ２０３は基本的には、
システムが最初にパワーオンされたときにテスタ
システムにおいて用いられる情報ロジツクであ
る。マイクロ−コントローラ２０３の種々のセク
シヨンは以下のものから構成されている： (a) 2048ワード×56−ビツトコマンドPROM； (b) 56−ビツトコマンドレジスタ； (c) コマンドパリテイチエツカ； (d) 48−ビツトテスト条件セレクタ； (e) AMD（アメリカン・マイクロ・デイバイシ
ズ）2910マイクロ−コードシーケンサ； (f) マツプエントリおよびエントリベクトル（手
動エントリ）ロジツク； (g) 手動エントリ−フオースステツプ、サイク
ル、およびクリアコマンドに対する制御パネル
ロジツク。

マイクロ−コントローラ２０３は、すべての
IOMC機能を実行する。エラー状態においてまた
は“自己テスト”下において、それはテスタシス
テムにおけるすべてのロジツクを制御する。マイ
クロ−コントローラのコマンドPROMは、16の
サブルーチンに分割される。これらのサブルーチ
ンの各々は、ドライバシステム１００から受信さ
れるときに特定のワードタイプの要求を実行する
ように設計されている。テスタシステムが最初に
パワーアツプされるときに、サブルーチン０（初
期設定）は入力されかつ実行される。テスタシス
テムのレジスタを初期設定しかつコードプロセツ
サのマイクロ−コードRAMにNo OBコードを
書込んた後に、そしてテストデータバツフア４０
１にゼロを書込んだ後に、マイクロ−コントロー
ラ２０３はサブルーチン７（“自己テスト”）へ分
岐する。

完了時に、“自己テスト”サブルーチンは、サ
ブルーチン０（初期設定）に分岐して戻る。テス
タシステムを再度初期設定した後に、このサブル
ーチンは、自己テストがなされたかどうかを調べ
るようにチエツクする。もしも自己テストが実行
されていれば、それは、自己テストが手動的にな
されたか（パワーアツプクリアまたはIOMCクリ
ア）またはプログラム的になされたか（ドライバ
システム１００から受信されたタイプ７ワード）
を調べるためにチエツクする。

もしも自己テストがプログラマテイツクであれ
ば、そのときはサブルーチン４（送信結果／ステ
ータス）が実行され；さもなければ、サブルーチ
ン１（アイドル）が分岐される。この“アイド
ル”サブルーチンは、双−同期データ通信ライン
上に入つてくるすべての通信を処理する。“アイ
ドル”期間中に３つの状態がモニタされ、これら
の状態は以下のとおりである： (a) MPCC２０１ｆからのデータ有効テスト状
態。これは、ライン上の入つてくるデータが処
理されなければならないということを示してい
る； (b) コードプロセツサ３００によつて“セツト”
されている送信結果／ステータスフリツプフロ
ツプ。これは、テストデイツシユの完了を示し
ている； (c) エラーが既に生じかつ“テスタダンプ”（サ
ブルーチン６）が今や実行されなければならな
いということを示すようにセツトされた“フリ
ーズ”フリツプフロツプ。

命令バス制御およびコマンドデコードロジツク
２０３ａは、コードプロセツサ３００からの命令
バスコマンド（Ｉバス２３）のいくつかを受取り
かつ実行し、さらにマイクロ−コントローラ２０
３からの命令を直接デコードしかつ実行するため
に用いられる。メンテナンスモードおよび自己テ
ストモード期間中に、コードプロセツサのＩバス
（２３）ドライバは、ターンオフされ、さらにＩ
バスは、すべてのモジユール上で要求されたタス
クを実行するようにマイクロ−コントローラ２０
３によつて直接用いられる。

第７図において、制御およびステータスラツチ
２０３ｂが示されている。これらは、Ｉバス２３
およびマイクロ−コントローラ２０３によつて制
御される。それらは、以下に列挙された種々のス
テータスおよびモード条件を制御するラツチフリ
ツプ−フロツプから構成されている： (a) IOMCビジーフリツプ−フロツプ； (b) プロセツサビジーフリツプ−フロツプ； (c) 送信結果フリツプ−フロツプ； (d) 割込係属フリツプ−フロツプ； (e) メンテナンスモードフリツプ−フロツプ； (f) 自己テストフリツプ−フロツプ； (g) 抑止エラーフリツプ−フロツプ； (h) 伝送終了フリツプ−フロツプ； (i) 伝送レジスタ空白フリツプ−フロツプ； ２０４として指定された制御パネルは、IOMC
PROMサブルーチンを入力しかつメンテナンス
の目的のデータを入力する手動制御を有してい
る。それは、手動ロード制御を伴う12−ビツトメ
ンテナンスレジスタ、IOMCデイスプレイプラグ
−オン上の２組のデイスプレイ情報の間を選択す
るためのデイスプレイＡ／Ｂスイツチ、一般的な
クリアボタンおよびIOMCクリアプツシユボタ
ン、メンテナンスレジスタによつてアドレスされ
たようにIOMCサブルーチンを入力するための入
力ボタン、メンテナンスの目的でデイスプレイお
よび入力シーケンスを介してステツピングするた
めのフオース−ステツププツシユボタン、ローカ
ル／リモートスイツチ、抑止エラースイツチ、お
よび欠陥のあるPROMをチエツクするためにす
べてのコマンドPROMアドレスを介して繰返し
循環するサイクルスイツチを含んでいる。

第７図において、スイツチレジスタ２０５は、
テスタシステムおよびテスト下の装置内のスタテ
イツク機能を制御する20−ビツトレジスタであ
る。このレジスタは、データバス３４（Ｄバス）
のビツト１９：２０から並列にロード可能であ
る。

エラー検出ロジツク２０８は、すべてのエラー
状態のうちの３つをゲート処理する。これは、制
御パネル２０４上の抑止エラースイツチによつ
て、およびステータスおよび制御ラツチにおける
抑止エラーフリツプ−フロツプによつて、またス
イツチレジスタ２０５における抑止エラーおよび
抑止比較エラースイツチによつて制御される。エ
ラーが検出されたときに、２０８におけるフリー
ズフリツプ−フロツプはセツトされ、かつマイク
ロ−コントローラ２０３へのテスト条件として作
動し、エラーを記録するための適正な機能を実行
する。

パリテイチエツカ／ジエネレータ２０８ａは、
IOMCモジユール転送上の適正なパリテイに対し
てＤバス３４をチエツクし、IOMCモジユール２
００によつてＤバス３４上でドライブされている
データに対する正しいパリテイを発生するロジツ
クユニツトである。検出されたエラーは、エラー
信号として報告するためにエラー検出ロジツク２
０８へ送信されるであろう。

結果／ステータスレジスタ２０９は、エラー、
ステータスおよび状態情報を絶えずモニタするた
めに用いられる56−ビツトレジスタである。エラ
ー検出ロジツク２０８によつてエラーが検出され
るときに、現在のエラー、現在のステータス、お
よび現在の状態情報は、このレジスタ内で捕獲さ
れてドライバシステム１００に報告される。

自己テストルーチン：自己テストサブルーチン
は、テスタの特定のエリアをチエツクするために
専用されている12の個々のテストマクロを呼出し
ている。これらの名称は、テストされようとして
いるテスト領域に関係している。以下のリスト
は、それらが用いられる順番に12のマクロを示し
ている： (a) フラグRAMテスト； (b) Ｉ／Ｏテスト１； (c) Ｉ／Ｏテスト２； (d) DC／メインテスト−データ通信メンテナン
ステスト； (e) イベントフリツプ−フロツプテスト； (f) イベントカウンタテスト； (g) イベント比較テスト； (h) 制御インターフエイスモジユールレジスタテ
スト； (i) 制御インターフエイスモジユール−カウンタ
テスト； (j) バツフアテスト； (k) RAMテスト； (l) コンパレータテスト。

自己テストは、基本的には、ドライバシステム
１００によつて実行されるときに信頼テストであ
る。制御インターフエイスモジユール制御パネル
から離れて用いられるときに、それは故障を修理
するために診断手段である。自己テストを実行す
るために、２つの装置ＡおよびＢ（この場合
B5900の）は、接続されかつパワーオンされなけ
ればならない。その後、クリアボタンを押すこと
によつて、IOMCは自己テストを実行させかつシ
ステムをアイドルループにしてこれによりドライ
バシステムとの通信が開始され得る。

コードプロセツサ３００ コードプロセツサ３００は、２つの図面すなわ
ち第８Ａ図および第８Ｂ図に示されている。これ
らの２つの図面は、第８Ａ図の右手の縁が第８Ｂ
図の左手の縁に続くようになされている。

第８Ａ図の左手の側部は、コントローラインタ
ーフエイスモジユール４００内に存在する２つの
ユニツトの相互接続を示すために図面を分離する
破線を有しており、これらのユニツトとはデータ
バツフア４０１およびアドレスマルチプレクサ４
１２であるということに注意すべきである。

コードプロセツサ３００の主な機能は、専用さ
れた製造システム１００から入力−出力メンテナ
ンスコントローラプロセツサ２００を介して送ら
れるテストケースルーチンを実行することであ
る。テスタにおける他のモジユールは、プロセツ
サ２００がそのジヨブを実行するのを助けるため
に用いられる。個別モジユールの各々は、テスト
のためにタツプが設けられ得る出力信号を有する
特定のタイプのデジタル電子装置のテストの領域
において特殊な機能を実行するように設計されて
いる。

プログラマテイツクコンパレータテスタシステ
ムにおいて実行されるべきハードウエア機能は、
第８Ａ図に示された書込／読出RAMメモリ３０
１にストアされている。このメモリは、4096に及
ぶワードを保持することができる。このデータ
は、検索されたときにプログラマテイツクコンパ
レータテスタシステムにおいて論理的オペレーシ
ヨンを実行するような方法で書込まれる。これら
の論理的機能を実行するデータは一般に“サブル
ーチン”として知られている。

サブルーチンエントリアドレスは、“直接”ま
たは“間接”プログラムワードの一部である。直
接プログラムワードコマンドは、専用された製造
システムDMS１００によつて開始されかつ個々
のデジタルモジユール基準６ａまたは６ｂ、さも
なければプログラマテイツクコンパレータテスト
システム全体を直接制御するために用いられる。
モジユール６ａおよび６ｂはしばしば、システム
“Ａ”およびシステム“Ｂ”と呼ばれ、またはユ
ニツト“Ａ”およびユニツト“Ｂ”と呼ばれる。

間接プログラムワード（IPW）は、第８Ａ図
に示されるようにコントローラインターフエイス
モジユール４００のデータバツフア４０１内に存
在する。

わずか１つのIPWが、テストケースルーチン
であるテストデイツシユを構成し、どのデータリ
テラルもこれを構成しない。最大“テストデイツ
シユ”は、2400に及ぶIPWおよび80に及ぶデー
タリテラルを有している。

プログラムレジスタ３０５は、マイクロコード
RAM３０１におけるサブルーチンの開始アドレ
スを供給する。さらに、それは、PREGP1およ
びPREGP2として知られる２つの20−ビツトデ
ータフイールドを含んでいる。これらのデータフ
イールドは、サブルーチンを実行することによつ
て種々の方法で使用され得る。“タイプ”フイー
ルドもまた、プログラムワードに供給される。こ
れは、そのワードが“直接”プログラムワードで
あるかまたは“間接”プログラムワードであるか
を示している。最後に、パリテイビツトは、ワー
ドにおける56ビツトに対する“奇数”パリテイを
示している。

プログラムレジスタ３０５は、２つの28−ビツ
トフイールドから構成され、これらはエレメント
３０５ａのPREG“Ａ”および３０５ｂのPREG
“Ｂ”である。入力は、Ｄバス３４である。
PREGに対するデータは、データバツフア４０１
からまたはIOMC２００モジユールにおける受信
レジスタ２０１ｂからもたらされる。

いずれの場合においても、データはPREG Ｂ
へ、そしてその後PREG Ａへ連続的にロードさ
れる。PREG Ａのローデイングが完了したとき
に、ワード上のパリテイがチエツクされかつフリ
ツプフロツプPROF（Ｐレジスタ全体または占有
された）に対して有効にされる。PROFはまた、
パリテイエラーラインをIOMCモジユール２００
へゲート出力するのに用いられる。

PREG P1ビツト３９：２０またはPREG P2
ビツト１９：２０を、すべてのモジユールによつ
て使用可能なフオーマツトでＤバス３４に転送す
るのに用いられるPREG ３０５ｃに対する２つ
のタイプのデイスプレイマルチプレクサが存在す
る。

デイスプレイマルチプレクサ３０５ｄは、ビツ
ト２７：２８またはビツト５５：２８を、ビツト
２７：２８を介してＤバス３４へ転送する。デイ
スプレイマルチプレクサ３０５ｄは、ワード全体
を表示し、ここでユニツト３０５ｃは、２つのデ
ータフイールドを表示するだけである。ビツト５
１：１２（エントリベクトルアドレス）ライン３
０３は常に、第８Ｂ図のパラメータ選択ロジツク
３０２に接続されている。

第８Ａ図を参照すると、マイクロコードRAM
３０１およびデータバツフア４０１は、同一の基
板から構成されている。したがつて、これら２つ
のカードは、互いに交換可能である。マイクロコ
ードRAM３０１は、“リードオンリメモリ”と
してプロセツサを使用するためのものである。そ
れは、RAMに対するマイクロコードの初期ロー
ドを実行するであろうモジユール２００からのデ
ータで最初にロードされる。これが発生した後
に、コードデータはこの特定のRAMから取出さ
れるだけである。

RAMの出力は、56ビツトにバリテイを加えた
ものである。この情報は、第８Ａ図に示された56
ビツト＋パリテイパイプラインレジスタ３０４に
ロードされる。レジスタ３０４は、ロードされた
ワード上のパリテイをチエツクしかつエラーをメ
ンテナンスコントローラモジユール２００に報告
する。パイプラインレジスタ３０４の目的は、テ
スタ内のハードウエアの機能を制御することであ
る。パイプラインレジスタ３０４内にいくつかの
制御フイールドが存在する。これらは： (a) 命令バスビツト１９：２２にテスタモジユー
ルからの制御情報を含むパリテイビツトを加え
たもの。一定の場合に、マイクロコードに関連
して“リテラル”データ値を発生できることが
有用である。したがつて、リテラルレジスタ３
０８（第８Ｂ図）は、これを実現させている。
このリテラルは、20−ビツト（Ｉバスの幅）で
あり、さらに第８Ｂ図のモジユール選択レジス
タ３０４ｂを介するMOD５の選択によつて、
Ｉバスフイールドは、新しいＩバスコマンドの
使用のために次のクロツク上でデータバス３４
（Ｄバス）に転送される。

Ｉバスフイールドビツト１９：４はまた、第
８Ｂ図の比較カードデコーダ３０４ｃに経路指
定される。16の出力ラインは、比較カード選択
レジスタ３０４ｄにクロツクされる。コンパレ
ータモジユール５００の選択期間中に、13の比
較カードのうちの１つが選択されて応答する。

(b) モジユール選択フイールドはビツト２３：３
である。これらの３つのビツトは、モジユール
選択レジスタ３０４ｂをクロツクしかつ８つの
ラインのうちの１つを選択するモジユールデコ
ードロジツクに進む。選択された特定のモジユ
ールは、制御に対するＩバスフイールドおよび
情報に対するＤバス３４に応答するであろう。

(c) 雑制御フイールドは主に、プロセツサおよび
シンボルwwのためのものであり、第８Ｂ図
は、この制御を描いており、ここでビツト24は
プログラムレジスタモードであり；かつビツト
25はモジユール２００におけるロード伝送レジ
スタである。

互いに関連して機能する２つのビツトが存在
し、かつこれらは、ＰレジスタをＴバスに能動
化するビツト26およびPREG P1またはPREG
２を選択するビツト27である。

(d) テスト条件ビツト３３：５は、テスト条件レ
クタ３０９ｃにおいて44のラインのうちの１つ
を選択する５ビツトアドレスフイールドを表わ
している。このテスト条件ロジツクはまた、Ｄ
バスPROM３０９ｂを有し、これは、“０”で
ある12，16，20または２８のビツトをＤバスが
有しているかどうかを報告する。この特徴は、
上述の列挙されたビツトサイズレジスタのいず
れかを、その内容がＤバス上に与えられたとき
に、０に対してチエツクさせる。

(e) ブランチアドレスフイールドビツト４７：１
２（レジスタ３０４の）は、それが新しいサブ
ルーチンへのエントリでなければ、マイクロコ
ードRAMが進む次のアドレスである。ブラン
チアドレスは第８Ｂ図のパラメータ選択ロジツ
ク３０２へ経路指定され、これはPSC（プログ
ラムシーケンス制御）ビツト５１：４によつて
制御される。PCS OPの４つのビツトは制御
PROM３０９ａに送信される。制御PROM３
０９ａは、プログラムコントローラ３０７に入
力するためにパラメータ選択ロジツク３０２の
パイプまたはマツプアドレスの現実の選択を行
なう。プログラムコントローラ３０７は、サブ
ルーチン内の呼出しのための深さ４のプツシユ
−ポツプスタツク（push−pop stack）を有し
ている。“現在のアドレス”はまた、マイクロ
コードセーブレジスタ３０６にストアされ、こ
のレジスタは、スタツクヒストリフアイルが保
たれているメンテナンスコントローラモジユー
ル２００に送られる。現在のアドレスの出力、
すなわちライン３０７ｂはまた、アドレスマル
チプレクサ３０７ａに経路指定され、このマル
チプレクサは、マイクロコードRAMにおける
“次のアドレス”に向かう出力を有している。

RAM３０１の書込期間中に、メンテナンス
コントローラモジユール２００は、アドレスマ
ルチプレクサ３０７を制御しかつRAM３０１
をインクリメントするためにバツフアアドレス
レジスタ４０８からのアドレスライン２５を用
いる。

第８Ｂ図において、ライン３０９ｄは、選択
ロジツク３０９ｃからの現実のテスト条件ライ
ンである。これは、プロセツサが検査したライ
ンの結果であり、プロセツサはコードの同一ラ
イン上で続きまたはコードの他の領域へ分岐す
るであろうというような“テスト条件３０９ｄ
は真または偽である”という結果に基づいてい
る。

(f) “Ｃ”を伴うマイクロコードワードへの情報
を描く“タイプ”デコードビツト55：４。ビツ
ト56は、第８Ａ図のパイプラインレジスタ３０
４におけるワードに対するパリテイビツトであ
る。パイプラインパリテイエラーは、入力−出
力メンテナンスコントローラプロセツサモジユ
ール２００へ報告される。

パイプラインレジスタ３０４の出力は表示さ
れてＤバス３４上へ戻される。第８Ａ図のデイ
スプレイマルチプレクサに入力を与えるライン
yy（第８Ａ図）は、表示されるべきプロセツサ
ハードウエアの他の選択である。したがつて、
モジユール選択レジスタ、コンパレータカード
選択レジスタおよび雑制御レジスタを表示する
ことが可能であり、これは診断情報に関してオ
ペレーター技術者にとつて貴重なものである。

イベントモジユール３５０ システムプログラマテイツクコンパレータに対
するイベントモジユール３５０のブロツク図は第
９Ａ図および第９Ｂ図に示されている。イベント
モジユールは、イベントコンパレータ３１５３
ｃ、実行カウンタ３５７およびＴレジスタ３５６
を含み、これらは、デイスプレイカードTAA３
１上に配置された部分を有している。イベントモ
ジユールの主な機能は次のとおりである： (1) 故障テストの場合のために同期パルスを発生
すること： (2) 入力−出力メンテナンスコントローラ，
IOMC２００またはコードプロセツサモジユー
ル３００による論理比較オペレーシヨンのため
にイベントコンパレータ３５３ｃを用いるこ
と； (3) サブルーチン実行におけるイベントカウント
および制御ロジツクを利用すること； (4) プロセツササブルーチンによつてスクラツチ
レジスタを利用すること。

イベントモジユール３５０におけるレジスタお
よびカウンタのすべての入力および出力は、Ｄバ
ス３４へおよびＤバス３４からのアクセスを有す
るであろう。

ここで、制御インターフエイスモジユール４０
０に類似して、同様に、すべてのレジスタおよび
カウンタは、イベントモジユール３５０内からＤ
バス３４を介して他方のモジユール上へ転送され
得る。イベントモジユールに対する制御機能は、
コードプロセツサ３００からまたはＩ／Ｏメンテ
ナンスコントローラ（IOMC）２００モジユール
からもたらされる。

モジユール選択番号４（コードプロセツサ３０
０から引出された）によつて、イベントモジユー
ル３５０は、外部ソースからのいくつかの直接制
御機能またはコードプロセツサモジユール３００
からの他のコマンドをのぞいて、その実行機能の
すべてに対する命令バス（Ｉバス）23制御ビツト
に応答する。

ほとんどの場合、レジスタおよびカウンタに対
する制御は、Ｉバス２３から独立したビツトであ
り、したがつて１つのコマンドで複数のタスクを
実行させる。

イベントモジユール３５０の主要なタスク (1) “故障テスト”の場合に対して同期パルスを
発生する：他のテスト方法と比較してプログラ
マテイツクテスタシステムの１つの利点は、
“故障テスト”デイツシユにおいて技術者のオ
シロスコープに対して同期パルスを発生する可
能性である。故障が検出された時間に関連する
同期時間は、専用された製造システム（データ
ベース５、ドライバシステム１００および技術
者の端末７）から“ドライバプログラム”にお
いて“設定可能”である。

イベントモジユール３５０は、第９Ａ図の16
ビツトカウントアツプカウンタ３５１を有して
いる。

コードプロセツサモジユール３００は、テス
トデイツシユにおける第１のサブルーチンの実
行に先立つて、最初にこのカウンタ３５１をク
リアし、さらにその後“アーム（arm）”する。
カウンタ351が一旦アームされまたはロードさ
れると、このカウンタはテスタクロツクが示さ
れるごとに“１回”カウントアツプするであろ
う。もしも、テストデイツシユにおいて故障が
検出されなければ、そのときはこのカウンタは
どのような重要な目的のためにも機能しないで
あろう。

しかしながら、“検出された比較故障”の場
合には、IOMC２００モジユールは、故障の瞬
間に“マシーン状態”を捕獲する目的でテスタ
におけるカウンタおよびレジスタのほとんどか
らクロツクを“除去する”（フリーズ）であろ
う。

クロツクカウンタ３５１に対して、その内容
もまた“フリーズ”される。IOMC２００モジ
ユールは、テスタシステムを制御し、その内容
をコントローラインターフエイスモジユール４
００のバツフアメモリ（第１１Ｃ図の４０１）
に離れてストアする。

したがつて、専用された製造システム（５，
１００および７）すなわちDMSは、IOMC２
００モジユールによつて、“エラー”が生じか
つテスタの内容が読出し可能であるということ
を知らされる。DMSがバツフアメモリ４０１
の内容を読出すときに、クロツクカウンタ３５
１における値は記憶される。

デイツシユがループされるべきときに、１つ
の要求は、イベントモジユール３５０において
同期カウンタ３５２（第９Ａ図）に対する値が
存在すべきであるということである。同期カウ
ンタ３５２は、16ビツトカウント−ダウンカウ
ンタであり；かつ０のときに、それは同期パル
スを発生する。

イベントモジユール３５０に対するドライバ
プログラムは、故障のポイントまたは瞬間から
の“プラスまたはマイナス”同期値に対する任
意のセツテイングを有している。同期カウント
は、故障時の前後のクロツクカウンタ３５１の
値の“ｎ”パーセントである。たとえば、故障
したテストデイツシユが10000というクロツク
カウンタ３５１の値を有しているならば、同期
信号は通常故障前にもたらされるべきであり；
したがつて、もしも10％という固定された割合
が選択されかつ“マイナス”がセツトされたな
らば、同期カウンタ３５２へ下げられる同期カ
ウントは9000になるであろう。

プログラマテイツクテスタがループを介して
その“故障デイツシユ”上に進むときはいつで
も、診断のために技術者のオシロスコープをト
リガするために用いられる同期信号は、故障ポ
イントの1000クロツク前に発生する。故障はク
ロツク10000において生じ、これは“本来の故
障”の瞬間においてより早期に記録されたとい
うことに注意すべきである。

同期パルスは、１クロツク同期の持続時間を
有している。それは、IOMC２００カード上の
“テストポイントパドル”へのおよびイベント
モジユール３５０への“シンク（sink）”また
は持続を有している。

ほとんどの場合において、テストデイツシユ
は65000クロツク以下の長さである。もしもク
ロツクカウンタ３５１がオーバフローすれば
（すなわち、65383クロツク以上の場合）、その
ときはその条件は、専用された製造システム
（５，１００および７）に対する“結果ステー
タスビツト”としてIOMC２００モジユールに
送信される。

65000クロツクを越えるテストデイツシユに
対して、同期機構は、未だ機能しているが、し
かしながらそれはループにおけるいくつかの任
意のポイントにおいてのみである。コードプロ
セツサモジユール３００は、同期発生の他の方
法を提供している。

(2) 論理的比較オペレーシヨンに対するイベント
コンパレータ３５３ｃの使用：イベントコンパ
レータ３５３は、テストシステムのオペレーシ
ヨンに対して重要な機能をもたらしている。
IOMC２００モジユールは、種々のレジスタお
よびメモリからの予想された結果が比較される
自己テストモードにおいてこのコンパレータ３
５３を広範囲に使用している。

プロセツササブルーチンは、一方のまたは他
方の与えれた基準、たとえば特定のハードウエ
ア機能を実行するストアされたロジツク制御
（SLC）アドレスを比較するための、B5900（テ
ストされているモジユール）マシン状態を捕獲
するときに、このコンパレータを用いる。スト
アされたロジツク制御アドレスが比較のために
テストされたと思われるときに、テストされて
いるモジユール（B5900）は″フリーズ″されか
つその状態はテスタシステムにより読取られ、
さらに分析のために専用された製造システム
DMSに送信される。

イベントコンパレータシステムは、３つの主要
な要素から構成され、これらの要素は以下のとお
りである： (a) 28ビツトレジスタである、第９Ａ図のマスク
レジスタ３５４； (b) これもまた28ビツトである、第９Ａ図の比較
レジスタ３５３；および (c) これもまた28ビツト保持するために用いられ
る比較エレメント３５３ｃ。

マスクレジスタ３５４によつて、どのような組
合わせまたはすべてのビツトはマスクされる。マ
スキングの目的は、特定の比較周期に関する応用
にとつて望ましくないＤバス３４上の領域を“無
効にする”ことである。

比較レジスタ３５３は、比較されるべきビツト
パターンを含んでいる。これは第９Ａ図および第
９Ｂ図においてライン３５３ｄ上に示されてい
る。ライン３５３ｄは、ANDゲート３５３ｂを
介してコンパレータ３５３ｃのＢポート内へいた
るＤバス３４と、ANDゲート３５３ａを介して
３５３ｃのＡポートへ至る比較レジスタラインと
を制御する28のマスクラインを表わしている。

第９Ｂ図において、そのデクリメントライン上
のイベントカウンタ３５５に選択可能な″OR″条
件を与えるためにプロセツサに対する“テスト条
件”である“比較＝”項目でありかつ第９Ｂ図の
ゲート３６１への入力でもあるライン３５３ｅが
示されている。

(3) イベントカウントおよび制御ロジツクの処
理：イベントカウントおよび制御ロジツクは、
イベントレジスタ１，３６０ａ、イベントレジ
スタ２，３６０ｂ、およびイベントカウンタ３
５５から構成されている。イベントカウンタ３
５５は、予めロードされた値を０までデクリメ
ントするために種々の多重ソースによつて用い
られる16ビツトカウント−ダウンカウンタであ
る。カウンタにおける０の値は、“イベント”
が発生したことを信号で知らせるためのコード
プロセツサ３００に対する“テスト条件”であ
る。イベントカウンタ３５５に対するデクリメ
ントツリーを構成する８本のラインが存在す
る。

第９Ｃ図を参照すると、そこにはイベントレ
ジスタ２が３６０ｂとして示されておりかつイ
ベントカウンタ３５５が示されており、任意の
サブルーチンにおけるクロツクをカウントする
ために、ラインCNTREN／がプロセツサモジ
ユール300によつて用いられているということ
が示されいる。たとえば、テストされているモ
ジユール（B5900）におけるシフトレジスタは
52ビツトを有している。テスタシステムがこの
52ビツト“スネーク（snake）”を書込むため
に、52という値がイベントカウンタ３５５に与
えられることが必要であろう。“レジスタ書込
みオペーレーシヨン”を実行するサブルーチン
におけるマイクロコードワードは、イベントカ
ウンタ３５５からのゼロラインが“レジスタが
ゼロである”ということを報告するまで変化し
ないであろう。

“書込レジスタ”マイクロコードワードは能
動化されている一方で、プロセツサは、イベン
トカウンタ３５５をデクリメントするために
CNTREN／ラインを用いる。52のデクリメン
トの後に、MREGからの52ビツトは、テスト
されているモジユール（B5900）における選択
されたレジスタにシフトされるであろう。

どの要素がイベントカウンタ３５５をゼロに
デクリメントするかにかかわりなく、ここでの
要点は、プロセツサ３００がテスト状態を調べ
（第９Ｂ図）、このテスト状態は“イベントカウ
ンタ３５５が空白かそうでないか”を尋ねると
いうことである。ここで、イベントカウンタ３
５５が“テスト”されるときにコードプロセツ
サ３００が何を調べるかについて論理的判断が
なされる。

もしもカウンタ３５５が空白でなければ、プ
ロセツサ３００は、どのようなルーチンがちよ
うど完了されていようとも元に戻りそして反復
される。デクリメントは、選択されたデクリメ
ントラインによつて生じかつプロセツサはカウ
ンタを再度テストし、カウンタが空白になるま
でこのオペレーシヨンを反復し、そのときプロ
セツサは他のルーチンに進む。

CNTREN／ラインが用いられる場合に、プ
ロセツサ３００は、与えられたマイクロコード
ワードを実行する一方で、カウンタをデクリメ
ントしかつそれを“０”に対して連続的にテス
トする。カウンタの事前のロードに基づいて、
サブルーチンにおけるマイクロコードワード
は、もしも16ビツトがすべて予めロードされて
いれば、65384クロツクにわたつて実行される。

第９Ｃ図において、ANDゲート３６３に対
するEC−１ラインが、命令バス（Ｉバス）ビ
ツト19およびMOD選択SEL番号４によつて能
動化されるということが示されている。このコ
マンドは、サブルーチンの一部である。

SEL EXT1として指定されたラインは、外
部ラインであり、問題点を見つけるために役立
つどのようなことに対してもそれを用いること
ができるということを意味している。EXT1
は、イベントレジスタNo.１，３６０ａに与えら
れたデータバス３４（Ｄバス）ビツト19フリツ
プフロツプによつて制限されている。

ラインSEL EOPは、テストされるべき選択
されたモジユール（B5900）からもたらされて
いる。このラインは、テストされるべきモジユ
ール（B5900）が演算子の実行を完了したとき
にアクテイブにされる。これは、イベントカウ
ンタ３５５に予めロードされている値に基づい
て“ｎ”個の演算子を調べかつ選択されたテス
トモジユールにおける結果を停止させるととも
に捕獲することが可能であるということを意味
している。

ラインEOPは、イベントレジスタNo.１，３
６０ａにおけるデータバスＤバス３４ビツト18
フリツプフロツプによつて制限されたラインで
ある。

SEL CKMXとして指定されたラインは、テ
スタの展開期間中に用いられた。このライン
CLXMAXは、イベントレジスタNo.１，３６０
ａ内に存在するデータバス３４（Ｄバス）フリ
ツプフロツプのビツト17で制限されたラインで
ある。

ラインSEL COM＝は、比較機能が等しいと
きに、そのラインがアクテイブであるというこ
とを示すために用いられる。イベントカウンタ
３５５に用いられるときに、カウンタにおける
値に対して“ｎ”個の比較が生じ完了を確立し
なければならない。

ラインEVCOMPは、イベントレジスタ１，
３６０ａにおけるデータバス３４フリツプフロ
ツプのビツト16によつて制限される。

SEL LIMと指定されたラインは、実行カウ
ンタ３５７（第９Ａ図）からのフラグであり、
これは、選択された方向に従つてカウンタが
MAXまたはゼロのいずれかに進んでいるかを
知らせる。実行カウンタ３５７の最大計数値は
1048576である。イベントカウンタ３５５（第
９Ｂ図）をデクリメントするためにカウンタか
らのフラグを用いることによつて、イベントカ
ウンタ３５５における値によつて特定された回
数に対して実行カウンタを“ラツピング
（wrapping）”することによつて非常に大きな
計数値が達成され得る。

第９Ｃ図において、ラインEXLIMは、イベ
ントレジスタ２，３６０ｂにおけるデータバス
３４のビツト13フリツプ−フロツプによつて制
限される。

SEL EXT２で指定されたラインは、“外部
ライン”であり、これは、問題点を発見する目
的で役立つどのようなことに対してもそれを使
用し得るということを意味している。EXT2
は、イベントレジスタNo.２，３６０ｂに存在す
るＤバス３４のビツト12フリツプフロツプによ
つて制限されている。

(4) プロセツサ３００によるスクラツチレジスタ
の使用：イベントモジユール３５０には、“ネ
ストされたループ”に使用するためまたは一時
的な記憶のためにプロセツサ３００によつて要
求された２つのカウンタが存在する：（）第
９Ａ図のＴレジスタ３５６は８−ビツトカウン
ト−ダウンカウンタであり；（）第９Ａ図の
実行カウンタは３５７、20ビツトカウント−ア
ツプ、カウント−ダウンカウンタである。

イベントモジユール３５０における全体的な
データの流れ：命令バス，Ｉバス２３は、第９
Ａ図の要素３７０によつて分離されている。も
しもエラーが検出されると、検出されたエラー
はハードウエアエラーとしてIOMCモジユール
２００に報告される。Ｄバス３４は、第９Ａ図
における３６６のようなトライステートエレメ
ントによつて受取られかつ分離される。このバ
スは、すべてのレジスタにシンク（sink）され
ている。Ｄバス３４は、第９Ａ図のエレメント
３６１とのパリテイについてチエツクされる。
ここで、エラー報告機構は、命令バス２３にお
ける場合と同一である。

Ｉバス２３（命令バス）パリテイは、第９Ａ
図のパリテイ−ツリーエレメント３７１上でチ
エツクされる。もしもエラーが検出されると、
検出されたエラーはハードウエアエラーとして
IOMCモジユール２００へ報告される。

含まれるほとんどのレジスタに対するデイス
プレイ経路は、第９Ａ図のデイスプレイマルチ
プレクサMUX３６５および第９Ａ図の分離エ
レメント３６７を介している。

第９Ａ図のパリテイジエネレータ３６４は、
Ｄバス３４に送られるデータに対する適正なパ
リテイを発生するであろう。

もしもこのオペレーシヨンがレジスタ転送で
あれば、そのときデータはデータバス３４上で
送られかつ第９Ａ図のトライステートエレメン
ト３６６の使用によつて受取られかつ指定され
たレジスタにロードされる。

制御インターフエイスモジユール４００ 制御インターフエイスモジユール４００は“可
変”タイプのユニツトでありかつどのような場合
においてもデジタルの標準的な基準モジユールお
よびテストされるべきデジタルモジユールのタイ
プに適するようにされた設計を有するように条件
づけられているということが理解されるべきであ
る。この実施例において、制御インターフエイス
モジユールの或る特定のタイプ、すなわちバロー
ズB5900コンピユータシステムのテストがなされ
ているときにテストシステムに用いられるモジユ
ールのタイプの説明が提供されるであろう。した
がつて、標準的な基準B5900コンピユータは、装
置６Ａに対して用いられる一方で、テストされる
べきモジユールは、チエツクアウトされかつ装置
６Ｂ（第５図）として指定されるB5900コンピユ
ータシステムである。

以下に、“ELS”（エントリレベルシステム）に
対して形成された一定の基準は、制御インターフ
エイスモジユール４００と、説明された実施例に
おいて第５図のデジタルユニツト６Ａおよび６Ｂ
であるバロースB5900コンピユータへの制御関係
とを参照するために用いられる。

第１１Ａ図は、B5900ユニツトにおけるメンテ
ナンスプロセツサカードのハードウエア機能を示
している。ここでの発想は、改善された融通性を
伴つて同一のシステム速度においてメンテナンス
プロセツサカードと同じオペレーシヨンを実行す
るということであつた。他の主要な要因は、一定
の制御ラインおよびデータバスを使用しかつ比較
する能力であつた。含まれるこれらの特徴によつ
て、それは、オペレーシヨンにおけるすべてのク
ロツク周期に対してB5900ユニツトに関するプロ
グラマテイツクテスタシステム総合制御を提供し
ている。

制御インターフエイスモジユール４００（この
特定の実施例においてB5900コンピユータテスト
に用いるための）の以下の説明は、プログラマテ
イツクテスタシステムにおける他のモジユールと
の従属性を示すことに加えて、第１１Ａ図ないし
第１１Ｉ図として指定されたいくつかの図面を含
むであろう。

制御インターフエイスモジユール４００は、第
６図のコードプロセツサモジユール３００または
メンテナンスコントローラプロセツサモジユール
２００からの命令バス（Ｉバス２３）コマンドに
応答する。制御インターフエイスモジユール４０
０に対するデータは、エレメントELSCI１／
TAA２６とともにＤバス３４（第１１Ａ図参照）
を介して第１１Ｃ図のテストデータバツフア４０
１から直接もたらされる。このデータのソース
は、（ＰレジスタP1およびＰレジスタP2におけ
る）コードプロセツサモジユール３００から、ま
たはコンパレータモジユール５００を介して
B5900データからもたらされる。

制御オペレーシヨンを処理しているときに、入
力−出力メンテナンスコントローラプロセツサ
IOMC２００（第６図）モジユールは、データバ
ス３４（Ｄバス）によつてその受信レジスタから
制御インターフエイスモジユール４００へデータ
を送る。

データは、ケーブルインターフエイスによつて
選択されたFmバス４０２からＭレジスタ４０７
へロードされる。

第１１Ｃ図のＭレジスタ４０７はまた、B5900
コンピユータ装置Ａまたは装置Ｂのいずれかにお
いて選択されたメンテナンスチエーン（スネー
ク）の読出オペレーシヨンによつて逐次的にロー
ドされ得る。

テスタシステムには２つの同一の読出／書込メ
モリボードが含まれており、…一方はコードプロ
セツサモジユール３００内に存在し、かつ他方
は、第１１Ａ図に示されたロケーシヨンTAA２
６において制御インターフエイスモジユール４０
０内に存在する。ELSCI１のこのロケーシヨン
は、第１１Ａ図および第１１Ｃ図においてバツフ
アメモリ４０１として示されている。

主バツフアメモリ４０１は、テストケースデー
タと、コードプロセツサモジユール３００からの
サブルーチン実行のための“リテラル”データに
IPW（すなわち間接プログラムワード）を加えた
ものと、テスタソフトウエアに対して要求される
“いつもの（always）”条件とをストアするため
に用いられる。

バツフアメモリ４０１に対するデータは、デー
タバス３４（Ｄバス）からもたらされる。バツフ
アメモリは15ビツト幅（これにパリテイビツトを
加える）であり、かつＤバスはわずか28ビツト幅
であるので、任意のアドレスに対して２つの書込
サイクルが実行されなければならない。第１１Ｃ
図において、バツフアアドレスレジスタ４０８
は、第１１Ａ図のTAA２５（ELCSI２）として
指定されたカード上の12ビツト（4K）カウント
−アツプカウンタであり、さらにこのバツフアア
ドレスレジスタは、第１１Ｃ図に示されるよう
に、すべてのバツフア書込みおよびほとんどのバ
ツフア読出オペレーシヨンのために用いられる。

バツフア書込オペレーシヨンは、自己テストの
ために、データまたはコード初期設定のために、
そしてテスタダンプのために、メンテナンスコン
トローラ２００モジユールによつて開始される。
このコードプロセツサモジユール３００はまた、
サブルーチン実行期間中にバツフアメモリ４０１
に書込む。バツフアメモリ制御は、第１１Ａ図の
TAA２３（ELSCI４）とマークされたカード上
で開始される。

第１１Ｃ図において、バツフアメモリ４０１の
出力は、フオアプレーンを介して第１１Ａ図に示
されるTAA２５（ELSCI２）と指定されたカー
ドに接続され、ここでその出力は、第１１Ｃ図の
エレメント４０２として示された、Fmバスへの
選択可能なソースとして形成される。

第１１Ｃ図のFmバス４０２は56ビツト幅であ
り、第１１Ａ図のカードELSCI２およびELSCI
３上に配置される。バツフアメモリ４０１、（第
１１Ｃ図の）SLC（ストアされたロジツク制御）
アドレスレジスタ４０４、アドレスジエネレータ
４０５、ユテイリテイレジスタ４０６、プログラ
ムアドレスレジスタ４０７およびバツフアアドレ
スレジスタ４０８の出力はすべて、Fmバス
（FROMバス）へトライステートOR処理される。

上述の列挙されたレジスタのいずれも、第１１
Ｃ図の分離バツフア４０３によつてTOバス４０
０Ｂへ転送され得る。Fmバスはまた、Ｍレジス
タ４０７へ入力し、さもなければそれは、分離バ
ツフア４０９を介してＤバス３４をドライブする
ことができる。Fmバス４０２はまた、分離バツ
フア４０１ａによつてＤバス３４からデータを受
取り、TOバス４００ＢへまたはＭレジスタ４０
７へ転送する。

Ｍレジスタ：第１１Ａ図において、カード
ELSCI２およびELSCI３に対するすべての制御
信号はカードELSCI４上で発生するであろうと
いうことに注意すべきである。

第１１Ｃ図において、SLCアドレスレジスタ４
０４は、16ビツトカウント−アツプカウンタであ
る。アイソレータ４１０を介するその出力の１つ
は、（第１１Ａ図の装置ＡおよびＢにおける）
TEST−１カードに対する他のSLCアドレスソー
スとしてのELSCI４カード上に存在するアドレ
スジエネレータ４０５の一方の出力４１１とトラ
イステートOR処理される。

このオペレーシヨンをより良好に理解するため
に、第１１Ｃ図から、SLCアドレスレジスタ４０
４およびアドレスジエネレータ４０５は、第１１
Ａ図のカードELSCI４上に存在するエレメント
４１０および４１１に入力を与えるということが
注目されるべきである。

トライステートユニツト４１０および４１１の
出力は、TEST−１カードへおよびバツフア４４
４へ与えられ、これによりストアされたロジツク
制御アドレス（SLC）は、標準的な基準装置Ａへ
およびテスト下のモジユールＢへ同時に与えられ
る。

SLCアドレスは、“ストアされたロジツク”を
制御するために、B5900において用いられる。基
本的に、どの機能が実行されるべきかをB5900モ
ジユールにおけるロジツクに命令するのはリード
オンリメモリである。しかしながら、情報はま
ず、機能コードが実行され得る以前にSLCレジス
タに書込まれなければならない。

次に、第１１Ａ図のロケーシヨンTAA２５に
おけるELSCI２カード上のアドレスジエネレー
タ４０５を示す第１１Ｄ図を参照する。アドレス
ジエネレータ４０５は、20−ビツトシフトレジス
タであり、このシフトレジスタは、主およびロー
カルメモリテストに対しておよびB5900における
他のメモリ装置に対して必要とされる複雑なパタ
ーンのストリングを発生することができる。ユテ
イリテイレジスタ４０６（第１１Ｃ図）に関連し
て、事実上、どのようなパターンも特定の応用例
に対して発生し得る。第１１Ｄ図において、シフ
トレジスタ４０５ｓは、TOバス４００Ｂからロ
ードされ得る。本質的に、このバスはまた、第１
１Ｃ図のFmバス４０２である。したがつて、バ
ツフアメモリ４０１の他方のレジスタのいずれか
の出力またはＤバス３４は、第１１Ｄ図のシフト
レジスタ４０５ｓ内に配置され得る。

20−ビツトシフトレジスタ４０５ｓの出力はそ
の後、パターンメモリ４０５ｐおよびFmバス４
０２へ入力を与える。シフトレジスタ４０５ｓが
シフトモードにあるときに、それは最下位ビツト
から最上位ビツトへ（すなわちロケーシヨン００
からロケーシヨン１９へ）データを移動させる。

パターンメモリ４０５ｐは、シフトレジスタ４
０５ｓからの、および20−ビツトシフトレジスタ
および第１１Ａ図のカードELSCI４からもたら
される２つの選択ラインSEL１６およびSEL２０
からのデータシフトによつて条件づけられたシフ
トデータライン４０５pkである出力を有してい
る。

アドレスジエネレータ４０５を示す第１１Ｄ図
において、選択ライン１６FFおよび選択ライン
２０FFは、第１１Ａ図に示されたELSCI−４カ
ードからもたらされる。

第１１Ｄ図において、Fmバス４０２へ送られ
るパターンに対するジエネレータ機能テーブルも
また示されている。

パターンメモリ４０５ｐは、シフトレジスタ４
０５ｓを条件づけて4096（12）ビツトのアドレス
パターン；または65363（16）ビツトまたは
1048000（20）ビツトのアドレスパターンを発生す
る多項式を発生するようにプログラムされた
PROMである。

選択ライン１６FFがアクテイブのときに、20
−ビツト出力は、4Kの反復可能なパターンをカ
ウントするアクテイブな最初の12ビツトを有し、
ここで上位８ビツトはプリセツト値に対してスタ
テイツクな状態に留まるであろう。

アクテイブにされるべき選択ライン２０FFに
対して、20−ビツト出力は、最初のアクテイブな
16ビツトを有し、65Kの反復可能なパターンをカ
ウントし、ここで上位４ビツトはプリセツト値に
対してスタテイツクな状態に留まるであろう。

選択ライン１６FFおよび選択ライン２０FFが
双方ともアクテイブなときに、20ビツトはすべ
て、移動しかつ1000000の反復可能なパターンを
計数するであろう。

アクテイブな選択ラインがなければ、そのとき
は、シフトレジスタ４０５ｓ内に存在するどのパ
ターンも、20ポジシヨンシフトされるであろう。
もしも20ポジシヨン以上シフトされたならば、パ
ターンは“シフトアウトライン”内へプツシユア
ウトされ、さらに“シフトアウトライン”に戻さ
れ、したがつてこのパターンを反復するであろ
う。アドレスジエネレータ４０５はまた、任意の
サブルーチンによつて用いられるための一時記憶
レジスタとして機能する。

第１１Ｃ図において、ユテイリテイレジスタ４
０６は、20−ビツト２進カウント−アツプまたは
カウント−ダウンカウンタである。その主な機能
は、要求されるテストパターンを作り出すときに
アドレスジエネレータ４０５を支持することであ
り、カウンタモードは、サブルーチンにおけるま
たは一時記憶が要求される場合にはレジスタにお
けるネストされたループを追跡するために用いら
れる。

パターンは、アドレスジエネレータ４０５また
はユテイリテイレジスタ４０６のいずれかによつ
て作り出されるということに注意すべきである。
パターンの複雑さは、シフトおよびカウントによ
つて実現される。双方のレジスタはそれらのパタ
ーンを交換することができるので、新しいパター
ンを作り出すためにこれらのパターンの通知がな
され得る。

第１１Ｃ図のバツフアアドレスレジスタ４０８
は、バツフアメモリ４０１の書込みおよび読出し
のために用いられる12−ビツトカウント−アツプ
カウンタとして既に説明された。

プログラムアドレスレジスタ４０７はまた、プ
ログラム取出しの目的で単独で用いられるカウン
ト−アツプカウンタでもある。アドレスマルチプ
レクサ４１２は、バツフアアドレス４０８または
プログラムアドレス４０７からの選択機能の目的
で用いられる。

バツフアアドレスは通常、プロセツサ３００が
プログラムされたワードを要求しなければ選択さ
れ、このとき、マイクロコードワードにおける
“プログラムレジスタロードビツト”は、プログ
ラムアドレスを選択するであろう。

プログラムアドレスに対するデータワードは、
マイクロコードRAMに対するサブルーチンイン
デツクスアドレス51：12を有し、P1パラメータ
は39：20でありかつP2パラメータは19：20であ
る。これらの条件はさらに、コードプロセツサモ
ジユール３００に関する議論において説明され
る。

第１１Ｃ図において、バツフアアドレスレジス
タ４０８は、IOMC２００モジユールからの直接
制御ラインによつてロードされかつインクリメン
トされ得る。それは、ダウン−ロードのために、
そして一定のルーチンを初期設定するために用い
られ、さもなければロードおよびインクリメント
機能は一般に、制御において命令バス（Ｉバス）
によつて実行される。

プログラムアドレスレジスタ４０７は、Ｉバス
２３制御によつてロードされ、またはインクリメ
ントおよびデイスプレイされ得る。

コードプロセツサ３００は、プログラムアドレ
ス４０７をインクリメントするために分離したラ
インを用いる。新しいサブルーチンに対するエン
トリベクトルポイントにおける間接プログラムワ
ード取出期間中に、コードプロセツサ３００は、
プログラムアドレスをインクリメントし、これに
より、コードプロセツサ３００は実行されるべき
新しいIPWに向けられる。この機能は、“次の演
算子を獲得する”として知られており、これは、
どのような特定のサブルーチンエントリ手順とも
並列してなされる機構である。

第１１Ｃ図において、シーケンスデータユニツ
ト４１３およびランダムデータユニツト４１４
は、“データパターンジエネレータ”を構成する
ように進むデータセレクタ４１５を有するジエネ
レータである。シーケンスデータジエネレータ４
１３は、12−ビツトカウント−アツプ、カウント
−ダウンカウンタである。ランダムデータジエネ
レータ４１４は、アドレスジエネレータ４０５に
類似した、12ビツトシフトレジスタである。それ
はまた、４０５ｐのようなパターンメモリを有し
ている。

データセレクタ４１５を介するシーケンスデー
タジエネレータ４１３の出力は、ランダムデータ
ジエネレータ４１４へのまたはＭレジスタ４０７
への入力に含まれる。データセレクタ４１５を介
するランダムデータジエネレータ４１４の出力
は、シーケンスデータジエネレータ４１３へのま
たはＭレジスタ４０７への入力を提供するために
用いられる。データセレクタ４１５の出力は12ビ
ツト幅である。第１１Ｅ図のＭレジスタデータセ
レクタ４１５ａがロケーシヨン００−１１に対す
るデータセレクタ４１５から入力を得るときに、
このセレクタ４１５ａはまた、そのデータをロケ
ーシヨン23：12，35：12，47：12へ挿入し、さら
にデータ００−０３を５１：０４に挿入する。Ｍ
レジスタデータセレクタの出力は、52−ビツトを
提供し、それゆえに、52−ビツトフイールドを満
たすために４1/3ロケーシヨンに配置される００
−１１である。

第１１Ｅ図において、Ｍレジスタデータ選択ユ
ニツト４１５ａが示されており、このユニツト４
１５ａは、Ｍバスインターフエイスカードを介し
て装置ＡからFmバス４０２およびＭバスデータ
を受取り、さらに装置ＢからのＭバスデータをお
よびライン４２０上のデータジエネレータからの
データを受取る。

データセレクタ４１５ａからの52−ビツト選択
出力は、Ｍレジスタ４０７の入力へ経路指定され
る。Ｍレジスタは、プログラマテイツクテスタ
と、テストされるべきユニツト、すなわちこの場
合はB5400、との間の主なインターフエイスであ
る。実行のために要求されるすべてのオペレーシ
ヨンを満たすために、データはＭレジスタ４０７
を介してB5900に書込まれる。Ｍレジスタはま
た、Ｍレジスタデータセレクタ４１５ａを介して
システム装置Ａまたはシステム装置Ｂのいずれか
から読出され得る。したがつて、どの分析の目的
に対しても、どのシステムデータも分析のために
検索され得る。

Ｍレジスタ４０７（第１１Ｅ図）は、B5900ユ
ニツト（スネーク）におけるシフトレジスタ書込
オペレーシヨンのためのソースレジスタである。
それはまた、B5900から選択されたスネーク信号
を受取る。

Ｍレジスタ４０７におけるどの値も、実行のた
めに要求される場所にデータを位置決めするため
に回転され得る。Ｍレジスタ４０７は52−ビツト
幅であるので、52−ビツト回転は、その本来の開
始位置にデータを再位置決めするであろう。第１
１Ｅ図において、Ｍバス制御およびＭバス比較ロ
ジツクデータ経路が示されている。

たとえば、第１１Ｅ図において、データコンパ
レータ４２１および４２２は、コンパレータ出力
バス（COバス）によつてＤバス３４に比較出力
データを供給するであろう。さらに、第１１Ｅ図
において、装置“Ａ”へのＭバス上の制御信号の
ためのユニツト６００ｃおよび６００ｄが示され
ており、さらに、装置“Ｂ”へのＭバス上の制御
信号の出力に対するユニツト７００ｃおよび７０
０ｄが存在する。

第１１Ｅ図において、Ｍレジスタ４０７出力
は、52−ビツト幅であり、B5900ユニツトにデー
タを書込むために用いるときに、トライステート
ユニツト６００ｂおよび７００ｂへ進む。６００
ｂおよび７００ｂの出力は、ケーブルを介してＭ
バスインターフエイスカード上の６００ｃおよび
７００ｃの入力へ通過し、ここで、このカード
は、装置Ａに対しておよび装置Ｂに対して用いら
れるB5900の各々に１つずつ設けられている。ト
ライステート制御ユニツト６００ｃおよび７００
ｃの出力は、６００amおよび６００bmとして指
定されたＭバスを形成するように進む。

ＭバスをＭレジスタ４０７に読出しかつそれと
比較するために、バス６００amおよび６００bm
からのデータは、Ｍバスインターフエイスカード
上のトライステートユニツト６００ｄおよび７０
０ｄを介してユニツト６００および７００にケー
ブルを通じて経路指定され、ここでＭレジスタデ
ータセレクタ４１５ａにおける選択のために入力
を与え、さらにコンパレータモジユール５００内
に配置されたデータコンパレータカード５および
６（第１１Ａ図）へ入力を与える。

第１１Ｅ図において４２１として示された比較
カード５は、比較されるべき双方のB5900ユニツ
ト（５１：２６を介する）、すなわちユニツト
“Ａ”および“Ｂ”からＭバスデータを受取るで
あろう。

比較カード６は、第１１Ｅ図において４２２と
して指定され、さらにそれは25：26として指定さ
れたデータビツトを受取る。これはさらに、コン
パレータモジユール５００の説明に関連して説明
される。

Ｍレジスタ４０７からデータバス３４へのデー
タ経路は、エレメント６００ｂおよび７００ｂを
介してそしてユニツト６００および７００を介し
て経路指定される。比較カード５および６はその
後、コンパレータ出力バス、COバスを介してＭ
バスデータをＤバス３４へ経路指定するであろ
う。一度に１つの比較カードを選択することは、
一度に26ビツトを転送するために実行され得る。

第１１Ｆ図を参照すると、“スネークデータ経
路”と呼ばれる項目が考慮される。“スネーク”
という言葉は、直列シフトチエインを意味する。
そのハードウエアをテストするためにB5900によ
つて用いられるメンテナンス手段は、ビツト−直
列の態様でデータをフリツプ−フロツプおよびレ
ジスタにシフトすることである。

通常のオペレーシヨン期間中に、入力−出力の
並列の形態が用いられる。メンテナンスモードに
おいて、データは“シフト−イン”ラインへ移動
されてレジスタ４０７（Ｍレジスタ４０７）へ送
られる。B5900が一旦すべてのテストデータをシ
フトインさせると、このマシンは、“ｎ”クロツ
クにわたつて実行させられる。その結果は、“シ
フト−アウト”ラインを介してレジスタからデー
タをシフトアウトすることによつてチエツクされ
る。言い換えると、この結果はシフトレジスタ４
０５から読出される。

シフトチエイン（スネーク）読出オペレーシヨ
ン期間中に、直列データは３つの場所に進む：(1)
シフトレジスタからデータが読出されたならばそ
れは“シフト−イン”ライン上で見たものを何で
もストアするので、シフトレジスタ４０５のシフ
ト−インラインに戻る。したがつて、回路は、そ
こで読出さた内容を再度ストアするようにされ
る；(2)Ｍレジスタ４０７における“シフト−イ
ン”ライン、ここでデータは要求された用途のた
めにＭレジスタにストアされ得る；(3)コンパレー
タモジユール５００。

B5900ユニツトＡおよびユニツトＢの各々から
のビツト直列ラインは、ELSCI4カード（第１１
Ａ図）へ送り返され、ここでこのラインは確認の
ために比較カード７へ経路指定される。

以下の議論は、第１１Ｆ図を含み、この第１１
Ｆ図は、“スネーク”およびスネークデータ経路
として知られる直列シフトチエインの使用を含ん
でいる。

第１１Ｆ図に示されるように、プログラマテイ
ツクテスタシステムに用いられる１つの典型的な
スネークデータ経路（13のうちの）が描かれてい
る。以下の議論は、20−ビツトの“スネーク”が
どのようにモジユールに書込まれかつモジユール
から読出されるかを示しており、このモジユール
はB5900内に存在する。このデータが存在するモ
ジユールは、IT／１モジユールとして知られて
いる。

IT／１モジユールに対する制御データは、第
１１Ｃ図のバツフアメモリ４０１からおよびFm
バス４０２を介してＭレジスタ４０７へロードさ
れる。IT／１ユニツトは20−ビツトレジスタを
有しているので、Ｍレジスタ４０７におけるデー
タはロケーシヨン００−１９内に存在するように
される。

直列シフトチエインスネークを書込むサブルー
チンは、20の長さをセツトアツプしかつTEST−
１カード上でIT／１ユニツトスネークを選択す
る。このサブルーチンは、Ｍレジスタ４０７をシ
フトモードに入れ、さらにDOUTラインを介し
て第１１Ｆ図のゲート４３２へおよびB5900モジ
ユールＡにおけるTEST−１カード６００上へデ
ータを送り出し、一方で、TEST−１カード上の
ゲート４３４は、データをB5900ユニツトモジユ
ールＢのエレメント７００へ配置する。

第１１Ｆ図において、書込制御ライン（WT
CONT）４３０は、B5900エレメント６００およ
び７００におけるDO＋ｎラインを介してIT／１
カード“シフト−イン”ラインにデータを入力さ
せるサブルーチンによつて能動化される。20クロ
ツク後に、書込スネークオペレーシヨンが完了さ
れ、ここでＭレジスタ４０７からのデータは
B5900のユニツトＡおよびユニツトＢの双方に転
送されてそれらのIT／１カードユニツトに与え
られる。

シフト（スネーク）オペレーシヨンの書込期間
中に誤つた比較エラーに対して保護するために、
ゲート４３７に進むDOラインは、スネーク書込
時間に１つの付加的なクロツクを加えた時間にわ
たつて０にセツトされる。

B5900ユニツトのモジユールＡおよびモジユー
ルＢの双方におけるIT／１カードユニツトの読
出オペレーシヨンに対して、タスクを実行するサ
ブルーチンは、IT／１カードユニツトのデータ
アウトライン（DO）を選択し、さらに20の長さ
を選択し、さらにRDCOND（読出制御）ライン
４３１を能動化して読出ゲート４３５および４３
３をそれぞれ能動化し、したがつてスネーク経路
選択ユニツト４３４において、モジユールＡまた
はモジユールＢからＭレジスタ４０７におけるデ
ータライン（DIN）ラインへのDO（データアウ
ト）ラインを選択する。

この実施例においてそれぞれがB5900コンピユ
ータユニツトである、モジユールユニツトＡまた
はモジユールユニツトＢのいずれかからのデータ
を選択するためにプリセツトされたIOMC２００
モジユールにおける“スイツチレジスタ”が存在
するということが述べられるべきである。

サブルーチンは、20のデータビツトのストリン
グを読出し、このストリングは、データの回復の
ために“読出”ゲート４３３および４３５を介し
てIT／１カード上の“シフト−イン”ラインに
戻るように経路指定される。00出力はまた、第１
１Ａ図のカードELSCI４を介して比較カード７
（TAA１８）に経路指定される。

第１１Ｆ図のゲート４３７は、コンパレータモ
ジユール５００に配置され、かつモジユールユニ
ツトＡおよびモジユールユニツトＢからの信号ラ
インが比較の目的で入力される典型的な排他的
ORゲートであり、これによりライン４８出力
は、コンパレータモジユール５００に関連して説
明されたエラー検出ロジツクに与えられる。

第１１Ｆ図において、ユニツト４３４において
選択されたデータ出力DOは、データビツト51：
20としてＭレジスタ４０７にシフトされる。

第１１Ｆ図において、スネーク経路選択ユニツ
ト４３４は、他の機能を１つ有している。Ｍレジ
スタ４０７のデータアウトラインDOUT（４３４
の入力Ｃに進む）は、ラインDINにおけるデー
タによつてＭレジスタ４０７に“回転”されて戻
され、それゆえに、レジスタにおけるどのロケー
シヨンから他のどのロケーシヨンへもデータを移
動させる能力を与えている。

第１１Ｇ図を参照すると、プラグラマテイツク
コンパレータテスタシステムに用いるために
B5900ユニツトからデータをラツチするためのメ
モリサイクルが描かれている。

プログラマテイツクテスタシステムは、その特
定のデータワードを論理的に解析する目的で、任
意のアドレスに対するどのB5900メモリサイクル
をも捕獲する能力を有している。この機構に対す
る制御は、第１１Ａ図のカードELSCI４上で見
い出される。

第１１Ｇ図において、最上部のラインは、プロ
グラマテイツクテスタのためのおよびテスト下の
B5900モジユールのためのシステムクロツクを描
いている。第２のラインにおいて、有効なＭバス
データ信号は、メモリからB5900におけるメモリ
から指定されたモジユールへの情報である。

第１１Ｇ図の第３のラインは、B5900における
データを捕獲するストローブであるＭホールドで
ある。

プログラマテイツクテスタにおいて、与えられ
たサイクルに関する情報を得るために、フリツプ
フロツプマツチメモリサイクルフリツプ−フロツ
プをセツトすることだけが必要である。この特定
のフリツプフロツプは、Ｍレジスタ４０７をアー
ムしまたはセツトするために用いられるＭホール
ド信号を調べるであろう。第１１Ｇ図に示された
クロツク時間Ｔ１において、Ｍレジスタ４０７
は、Ｍバスの内容によつて、選択されたシステム
からのデータのロードを引き受けるであろう。時
間Ｔ１に引き続いて、コードプロセツサモジユー
ル３００が情報信号によつて適合させられるとき
にデータはＭレジスタにおいて有効である。

第１１Ｈ図において、バツフア書込サイクルお
よびバツフア読出サイクルが描かれている。

第１１Ｃ図のバツフアメモリ４０１は、Ｉ／Ｏ
メンテナンスコントローラ２００モジユールによ
つてまたはコードプロセツサモジユール３００に
よつて書込まれ得る。第１１Ｈ図において、書込
および読出に関するコードプロセツサモジユール
３００が示されている。メモリバツフアは、56−
ビツト幅である。サブルーチンがバツフアに書込
むときに、それは、Ｄバス３４の幅であるより低
いオーダの28ビツトを利用するだけである。上位
28ビツトが用いられなくても、それらはまた、有
効な56−ビツトデータワードにバリテイを加えた
ものを完成するために、バツフアに書込まれなけ
ればならない。

どのバツフア読出期間中にも、IOMC２００モ
ジユールは、ワードタイプがIPW（間接プログラ
ムワード）ワードであつたことを保証するために
ワードタイプをチエツクする。

第１１Ｈ図において、時間T₀，T₁，T₂および
T₃が示されている。時間T₀およびT₁の期間中
に、書込バツフアコマンドが開始される。T₁か
らT₂への次のクロツク周期において、テスタに
おけるモジユールが選択されてそのデータをＤバ
ス３４上に与え、このデータはバツフアメモリ４
０１に書込まれる。また、この期間中に、パリテ
イが注目される。期間T₂からT₃へ、（バツフアメ
モリオペレーシヨンを制御する）カードELSCI
−４は、コードプロセツサモジユール３００に対
してクロツクをターンオフし、このためコードプ
ロセツサモジユール３００は持続不可能となる。
コードプロセツサが“フリーズ”されている期間
中に、コントローラインターフエイスモジユール
４００は、“ゼロ”を伴つてビツト55：４および
51：22に“９”を書込み、さらに56−ビツトワー
ドに対して奇数パリテイを発生する。期間T₃の
後に、コードプロセツサ３００は再度オペレーシ
ヨンに進められる。

第１１Ｈ図に示されたバツフア読出コマンド
は、コードプロセツサモジユール３００によつて
発生する。時間T₀からT₁への期間中に、読出コ
マンドが発生し；次のクロツクT₁からT₂におい
て、下位28ビツトがバツフアからＤバス３４を介
してプログラマテイツクテスタ内の選択されたモ
ジユールに転送される。上位28ビツトは用いられ
ない。

第１１Ｉ図を参照すると、マスク制御に用いら
れるタイミング図がしめされており、これにより
一定の選択されたデータ信号がブランクアウトさ
れ、または消去され、このため、テストプログラ
ムの進行期間中に比較は行なわれない。

さらに、“ハツシユ”の異常な大きさとB5900
ユニツトにおけるバス上の望ましくない雑音との
ために、ハツシユを拾い上げることによる誤つた
データおよび偽のエラーを得ることなくバスが比
較され得るようにマスクコントローラを構成する
ことが必要と考えられた。したがつて、ELSCI
−４として指定されたカード（第１１Ａ図）上
で、第４図に示された13の比較カードのすべてに
対する自動クリア機能を制御するマスクコントロ
ーラが設けられている。このマスクコントローラ
はCRDOVER／という名称を用いている。

さらに、データ抑止機能は、MSKBUS／とし
て指定されたバスによつて比較カード５および６
に対して発生する。

第１１Ｉ図を参照すると、クロツク信号の下
に、１ないし７という番号が付された一連のライ
ンが示されており、いくつかの指定された文字は
一定の領域および機能を示している。

Ａで指定されたＭバスマスク期間は、典型的な
Ｍバス比較サイクルを表わす期間T₀およびT₁の
間のライン１の関数である。

“Ａ”としてマークされた期間は、通常のマス
ク期間であり、ここで、比較コード５および６に
関する限り、データが不能化される。このマスク
期間Ａは、０から80ナノ秒（ns）の間で設定可能
である。ここに描かれた特定のプログラマテイツ
クコンパレータテスタシステムは、自動マスキン
グが行なわれないように０ナノ秒への設定を認め
ているが；しかしながら、このセツテイングが一
定の期間まで増大されるときに、マスキングまた
は信号不能化が行なわれるであろう。

ライン１において、文字Ｂは、コンパレータ回
路がエラーに関してチエツクされる期間である。
さらに、期間Ｃは、MASK BUS／を制御するコ
マンドによつて発生したマスク期間を示してい
る。

第１１Ｉ図のライン２および３において、１−
ワードSLC書込サイクルが示されている。したが
つて、T₀およびT₁の間の期間中にB5900のSLC
メモリ“ｘ”に１つのワードが書込まれる。次の
２つのクロツク周期に対して、コンパレータ回路
によつてまだ調べられているSLCメモリ“ｘ”か
らの初期設定されていない状態が存在する。第１
１Ｉ図のライン３は、第４図の13の比較カードの
すべてにサービスするコンパレータ回路ラツチク
リアライン（CARDOVER／）を示している。
このラツチクリアラインは、期間T₀（いずれかの
SLC書込みの開始）からアクテイブでありかつ
SLC書込みの完了の２クロツク後に終結する。

第１１Ｉ図において、ライン４，５および６
は、プログラマテイツクテスタからのB5900への
Ｍバス書込みを示している。時間T₀に先行して、
プログラマテイツクテストは、Ｍバスを比較して
いた。Ｍバスを介するB5900への書込みのすべて
は、最小で２つのクロツクを必要とする。

第１のクロツク期間中に、トライステートター
ンアラウンドは、ライン３の信号
CARDOVER／によつてマスクされる。

期間T₁からT₃までの間で、時間T₁およびT₂の
間の自動マスク期間の後に、コンパレータは能動
化される。

第１１Ｉ図のライン６は、MSKBUS／による
B5900“書込み”の終了時における付加的なマス
ク期間を示している。B5900Mバスへのどの書込
期間に対しても、そして第１のクロツク上で、す
べての比較マツチは、リセツトされるように保持
され；書込期間の終了時において、さらにもう１
クロツクにわたつて、MASKBUS／は、Ｂバス
コンパレータ回路へのデータを不能化する。

第１１Ｉ図において、ライン７は、T₀からT₂
への期間に対する通常のＭバス比較モードを描い
ている。

コマンド“デイスプレイのためのＭレジスタを
選択”が発生したときに、“デイスプレイのため
のＭレジスタをリセツト”である他方のコマンド
が発生するまで自動マスキングは不能化される。
デイスプレイＭレジスタコマンドは、Ｍレジスタ
データを、比較カード５および６を介して、そし
てコンパレータアウトバス、COバスを介してＤ
バス３４へ通過させるといういことに注意すべき
である。

したがつて、要約すると、プログラマテイツク
コンパレータテスタシステムのコントローライン
ターフエイスモジユール４００を構成するカード
ELSCI−４によつて実行されるいくつかの基礎
的な機能が存在するということが述べられてい
る。これらの基礎的な機能は以下のとおりであ
る： (a) SLCアドレスレジスタまたはアドレスジエネ
レータをメンテナンスに対しておよびSLCアド
レスに対してソートする。それは、SLCアドレ
スをTEST−１カードに経路指定する； (b) TEST−１カードから比較カード７への信号
に対するデータコンパレータインターフエイス
を提供する； (c) B5900ユニツトに対するパワーオン／オフの
ためのモニタを提供しかつIOMCモジユール２
００に経路指定する； (d) Ｍバスインターフエイスに対して、TEST−
１インターフエイスに対して、ELSCI−Ｉバ
スパリテイエラーに対して、そのエラーが
IOMC２００モジユールに経路指定される
PROMロジツクパリテイエラー信号に対して
ハードウエアエラーコレクタとして機能する。

(e) バツフアメモリに対して、レジスタに対し
て、制御インターフエイスモジユール４００に
おけるカウンタおよびトライステート制御に対
してすべての制御ロジツクを実行する； (f) 命令バス（Ｉバス）に対するインターフエイ
スおよびTEST−１カードへの雑コマンドを供
給する。

クロツクカード 第１０Ａ図を参照すると、種々のスライドイン
カードを保持するベースモジユールにおいて用い
られるクロツクカード１５０が示されている。ク
ロツクカード１５０はそのようなスライドインカ
ードである。

類似するデジタル信号の対を“スキユー比較”
するために回路が用いられるような状況におい
て、テスト環境におけるクロツクシステムは同期
しているべきであるということが本質である。標
準的な基準モジユールに対してテスト下に保たれ
ているユニツトモジユールと同一のクロツク周波
数でプログラマテイツクテスタシステムを作動さ
せることは非常に望ましいばかりでなく必要でも
ある。

したがつて、信号を同期状態に保つために“プ
ログラマテイツクテストシステム”において共通
クロツク源を有することが重要である。

したがつて、カード１５０は、プログラマテイ
ツクテスタにおけるクロツクシステムに対するお
よびテスト下の装置に対する共通制御である。

プログラマテイツクテスタクロツクカード１５
０の基本的な機能は以下のように説明される： (a) “テスト下の装置”および標準的な基準モジ
ユールを含むプログラマテイツクテストシステ
ムの双方へ共通マスタクロツク信号を発生する
こと； (b) 共通クロツク制御を発生しかつ“テスト下の
装置”およびテステイングシステムの同期を提
供すること； (c) プログラマテイツクテスタシステムのモジユ
ールへクロツク信号およびストローブ信号を分
配すること。

第１０Ａ図を参照すると、プログラマテイツク
比較テスタクロツクに対する基本的なクロツク図
が示されている。テスタクロツクカード１５０
は、入力−出力メンテナンスコントローラプロセ
ツサモジユール２００においてHI／LO周波数ス
イツチとして知られるスイツチによつて選択可能
な２つの発振器（１１５ａ，１１５ｂ）を有して
いる。発振器の一方は、テスト下のモジユール、
すなわちユニツト６Ｂの名目上の動作周波数にセ
ツトされ；他方の発振器は、周波数限界テストの
ために特定された名目上の周波数よりも“ｎ”パ
ーセント高くセツトされる。HI／LO周波数ライ
ンは、SYNC−アツプ１５２ロジツクに入つてい
く。このロジツク１５２からの出力の１つは、選
択ラインであり、マスタクロツクとして発振器Ａ
または発振器Ｂを選択するために用いられる。

プログラマテイツクコンパレータテスタおよび
テスト下の装置、すなわち装置６Ｂの双方におけ
るクロツクの構成は以下のように要約される： 第１に、プログラマテイツクコンパレータテス
トシステムは、“主クロツク信号”および“従ク
ロツク信号”を有するように構成されている。主
クロツク信号は200ナノ秒離れており、したがつ
て5MHzの周波数の出力を与えている。従クロツ
クは、50ナノ秒離れてセツトされて20MHzの周
波数出力信号を供給している。主クロツクといず
れかの従クロツクとの間の関係はまた、プログラ
マテイツクコンパレータテスタシステムにおいて
も同一である。この関係は、周波数が変えられま
たはマシンがパワーダウン状態からパワーアツプ
されたときに、容易に破壊されるので、そのとき
は、システムを同期状態に戻すために特殊な警告
がなされなければならない。

同期−アツプ制御１５２は、いくつかのハード
ウエアエレメントから構成されている。これらは
以下のとおりである： (a) （発振器Ａまたは発振器Ｂに対する選択ライ
ンである）“周波数HI／LO CONT”を調べる
前縁および後縁検出器。

(b) “汎用クリア／”ラインに対する後縁検出
器； (c) 一連のイベントを発生してプログラマテイツ
クコンパレータテストシステムのクロツクを同
期させるクロツク制御出力タイマ。

第１０Ｂ図における発振器スイツチタイミング
図は、発振器Ａが発振器Ｂに切換られたときおよ
び逆の場合における機能を示している。

任意の時間“ｎ”において、選択ラインは発振
器Ｂを選択するように切換えられる。このポイン
トにおいて、相互接続ワイヤと、システム制御
と、テスタクロツクカードから２つの装置クロツ
ク回路への信号SCM ２ MAN（第１０Ｂ図）
は、プログラマテイツクコンパレータテストシス
テムを“単一パルスモード”にするために時間Ｔ
１において切換えられる。

時間Ｔ２において、クロツクカウンタクリア信
号（第１０Ｂ図）は、３つのクロツクカード（テ
スタクロツクカードおよび２つの装置クロツクカ
ード）に対して発生される。ここで、クリアカウ
ンタライン（クリア同期ライン）は、クリアされ
た状態に位相制御ユニツト１５６（第１０Ａ図）
を保持するということに注意すべきである。時間
Ｔ３において、発振器間のスイツチングが実行さ
れ、このとき、プログラマテイツクコンパレータ
テストシステムはクロツクを有しておらず動くこ
とができない。

時間Ｔ４において、同期クリア変更は、プログ
ラマテイツクコンパレータテストシステムにおけ
るクロツク位相を同時に開始させる。また、時間
Ｔ４において、システム制御およびSCM ２
MAN信号（信号クロツク手動）は、通常に戻さ
れ、このとき、新しい水晶周波数が選択されかつ
プログラマテイツクコンパレータテストシステム
と同期がとられる。

“汎用クリア”のための機構（第１０Ｃ図）
は、周波数切換えに非常に類似している。汎用ク
リアは、装置またはプログラマテイツクテスタシ
ステムの“パワーアツプ”後に用いられる。全体
的クリアはまた、プログラマテイツクコンパレー
タテストシステムにおけるクリア状態に対して論
理的に選択されるが；しかしながら、“汎用クリ
アスイツチタイミング”機構は常に実施されてい
る。

位相制御ユニツト１５６（第１０Ａ図）は、
21MHzに達するマスタクロツク周波数を受入れ
る。ユニツト１５６は、主および従クロツクの制
御出力を発生する。“テスト下の装置”モジユー
ル装置６Ｂは同様の位相制御ユニツトを有してい
る。

デイスプレイモードラインは、プログラマテイ
ツクコンパレータテストシステムにおいて“メン
テナンスモード”を選択するときに用いられる。
デイスプレイモードがアクテイブのときに、ユニ
ツト１５６はすべての従クロツクを主クロツクに
変換し、同様に、これはテスト下の装置モジユー
ルユニツト６Ｂにおいても発生する。

“単一パルス”モードが選択されたときに、位
相制御ユニツトは、切換えられたときにシステム
が従クロツクまたは主クロツクのどちらかにある
かを“記憶する”。実行が再度選択されたときに、
クロツクは、単一パルスモードに入る前にクロツ
クが存在した場所で始まるであろう。

主クロツクは２つのグループに分離され、一方
のグループはSP／PT（単一パルス／プログラム
タイマ）のみによつて制御されるフリーランニン
グであり、一方で、他方は第１０Ａ図の“フリー
ズ”ライン１５１によつて付加的に制御される。
この“フリーズ”ラインクロツク出力は、プログ
ラマテイツクテスタにおいて、エラーが検出され
たときにカウンタの状態を捕獲するために用いら
れる。

20MHzの出力クロツクは、同期−アツプ制御
ユニツト１５２におけるクロツクカード上で用い
られるだけである。

主クロツクストローブ１５７（第１０Ａ図）
は、主クロツク期間の50％にわたつて主クロツク
周期の中心で発生する。

ストローブの出力は、IOMCモジユール２００
において、データコンパレータモジユール５００
において、コントローラインターフエイスモジユ
ール４００において、およびこのユニツトが用い
られるときにグローバルメモリアダプタユニツト
において用いられる。

単一クロツク／実行制御として指定されたユニ
ツト１５３は、システムオペレータに、“単一パ
ルス”または（４つの従および１つの主クロツク
を放出した結果として）“パルス列”モードまた
は（単一パルスまたはパルス列を放出するために
ボタンを押す代わりに用いられる）ダイナミツク
単一パルスモードを選択する能力を与え、ここで
コードプロセツサ３００は任意のサブルーチンま
たは実行モードにおけるマイクロコードによつて
特定された“ｎ”個のパルスを放出することがで
きる。

これらの前述の機能は、プログラマテイツクコ
ンパレータテストシステム全体を制御する。これ
らの信号の機能は、テスタクロツクカードからテ
スト下の装置６Ｂおよび基準ユニツト６Ａにリボ
ンケーブル１５４を介して接続される。

テスタクロツクカードは、第１０Ｄ図に示され
るようにそれらと接続されたプラグ−オンを有す
る４つのコネクタ（フアアプレーン）を有してい
る。最上部のフオアプレーンコネクタは、Ｐ１と
して指定されている。その下の第２のフオアプレ
ーンコネクタはＰ２として指定され、以下同様に
指定されている。

コネクタＰ１は、プラグ−オンＰ１、すなわち
第１０Ｄ図の手動制御と適合している。Ｐ１は、
プログラマテイツクテスタにおけるクロツクと、
標準的な基準装置ユニツト６Ａおよびテスト下の
ユニツト６Ｂの双方におけるクロツクとを制御す
る。“装置クロツクカード”は、第１０Ａ図に示
された装置クロツク制御１５４上のリボンケーブ
ルを介してこの制御を受取る。

もしも第１０Ｄ図のスイツチSW３が“単一パ
ルス”にセツトされるならば、そのときは単一パ
ルスは、テスタにおいてのみならず標準的に基準
装置６Ａおよびテスト下のユニツト６Ｂの双方に
おいても実施される。

“単一パルス”または“パルス列”のプログラ
マテイツクコンパレータテストシステムのため
に、スイツチSW３は、“単一パルス”にセツト
され；スイツチSW２は、PT（パルス列）を選択
するかまたはSP（単一パルス）を選択するかのい
ずれかにセツトされる。

スイツチSW１（第１０Ｄ図）は、一度に１ス
テツプずつパルスを進めるように押すことができ
るばねが装着された“ボタン”である。このスイ
ツチSW４は、内部発振器または外部クロツク源
のいずれかを選択する。

もしも外部クロツク源が選択されると、テスタ
クロツクカードへの入力が発振器分配プラグ−オ
ンからもたらされる。

装置６Ａおよび６Ｂに対するマスタクロツク出
力は、それぞれライン１５８ａおよび１５８ｂで
ある。これは、第１０Ａ図の基本ブロツク上に示
された出力１５８である。

プログラマテイツクテスタシステムはまた、デ
ータが基準装置モジユール６Ａからモジユール５
００へおよび装置モジユール６Ｂからデータコン
パレータモジユール５００へ伝えられるとき同じ
長さの同軸ケーブルを必要とする。これは、各ケ
ーブルにおけるクロツク“スキユー”をプログラ
マテイツクコンパレータテストシステムにおいて
比較されている２つの項目の各々に対して同じも
のにしている。

第１２Ａ図ないし第１２Ｄ図は、プログラマブ
ルコンパレータテストシステムのオペレーシヨン
に含まれる動作シーケンスを描くフロー図を提供
している。

電子デジタルモジユールをテストしかつ診断お
よび故障の分離を実現させるシステムがここに説
明された。このシステムの一実施例が説明された
一方で、以下の請求の範囲によつて包含される他
の変形例も構成され得るということが理解される
べきである。