JPH0467381B2 - - Google Patents
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- Publication number
- JPH0467381B2 JPH0467381B2 JP59011228A JP1122884A JPH0467381B2 JP H0467381 B2 JPH0467381 B2 JP H0467381B2 JP 59011228 A JP59011228 A JP 59011228A JP 1122884 A JP1122884 A JP 1122884A JP H0467381 B2 JPH0467381 B2 JP H0467381B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- multiplexed
- input signal
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1682—Allocation of channels according to the instantaneous demands of the users, e.g. concentrated multiplexers, statistical multiplexers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はデータ伝送における多重化された信号
のなかからデータの有無を検出する検出回路に関
する。
のなかからデータの有無を検出する検出回路に関
する。
(b) 従来技術と問題点
チヤネルを通してデータを伝送する場合、時間
を分割して、その一つ一つの分割において、異な
つた入力データを等間隔に多重化して送ることが
行われている。例えば第１図に示すよに、並列に
複数の入力データ（入力１〜入力Ｎ）を多重回路
１が受けて、１本の多重化した信号２として出力
し送信する。又この多重化された信号２を分離回
路３に受信し、それを分解し夫々違つたところへ
送つてやるために、該分離回路３により分離デー
タ４として出力される。
を分割して、その一つ一つの分割において、異な
つた入力データを等間隔に多重化して送ることが
行われている。例えば第１図に示すよに、並列に
複数の入力データ（入力１〜入力Ｎ）を多重回路
１が受けて、１本の多重化した信号２として出力
し送信する。又この多重化された信号２を分離回
路３に受信し、それを分解し夫々違つたところへ
送つてやるために、該分離回路３により分離デー
タ４として出力される。
データ伝送は上記のように１本の多重化された
信号で、送信、受信が行われている。データ伝送
においては、通常多重化された１つ１つのデータ
の内味を見ていないが、特定のことを検出したい
場合、例えば、何かの障害で回線が切れてデータ
が全くない場合を検出して警報を出したい。その
時には、伝送路に検出器をおいてデータの有無を
検出する必要がある。
信号で、送信、受信が行われている。データ伝送
においては、通常多重化された１つ１つのデータ
の内味を見ていないが、特定のことを検出したい
場合、例えば、何かの障害で回線が切れてデータ
が全くない場合を検出して警報を出したい。その
時には、伝送路に検出器をおいてデータの有無を
検出する必要がある。
検出器は一般に受信側において（第１の分離回
路３に検出回路５）、送信信号のなかのデータの
有無を検出している。
路３に検出回路５）、送信信号のなかのデータの
有無を検出している。
第２図は従来の検出回路の構成図である。
多重化された入力信号６を同期したクロツク７
によりシフトレジスタ８に一時記憶し、一周期ご
と（フレームパルス９）に、シフトレジスタ８の
出力をオア回路１０により論理和をとり、それを
FF回路１１に記憶し、出力するようにして入力
信号６のなかのデータの有無を検出していた。そ
のため多重された入力信号が長いと、その分のシ
フトレジスタ８及びオア回路１０を必要とするた
め、ハード規模が大きくなるという問題があつ
た。
によりシフトレジスタ８に一時記憶し、一周期ご
と（フレームパルス９）に、シフトレジスタ８の
出力をオア回路１０により論理和をとり、それを
FF回路１１に記憶し、出力するようにして入力
信号６のなかのデータの有無を検出していた。そ
のため多重された入力信号が長いと、その分のシ
フトレジスタ８及びオア回路１０を必要とするた
め、ハード規模が大きくなるという問題があつ
た。
(c) 発明の目的
本発明の目的は、多重化された入力信号のなか
からデータの有無を検出する回路において、入力
信号の長さに関係なく簡単な回路で信号が検出で
きる検出回路を提供することにある。
からデータの有無を検出する回路において、入力
信号の長さに関係なく簡単な回路で信号が検出で
きる検出回路を提供することにある。
(d) 発明の構成
そしてこの目的は本発明によれば、多重化され
た入力信号と、該入力信号に同期化したクロツク
を微分する微分回路と、該微分回路の出力と前記
入力信号との論理積をとる回路と、該論理積回路
の出力をセツトするレジスタと、該レジスタにセ
ツトされた値を記憶するフリツプフロツプ回路と
を備え、さらに前記多重化された信号の先頭を示
すフレームパルスにより前記レジスタのリセツト
と前記フリツプフロツプ回路の出力を行い前記多
重化信号のなかのデータの有無を検出することを
特徴とする検出回路を提供することにより達成さ
れる。
た入力信号と、該入力信号に同期化したクロツク
を微分する微分回路と、該微分回路の出力と前記
入力信号との論理積をとる回路と、該論理積回路
の出力をセツトするレジスタと、該レジスタにセ
ツトされた値を記憶するフリツプフロツプ回路と
を備え、さらに前記多重化された信号の先頭を示
すフレームパルスにより前記レジスタのリセツト
と前記フリツプフロツプ回路の出力を行い前記多
重化信号のなかのデータの有無を検出することを
特徴とする検出回路を提供することにより達成さ
れる。
(e) 発明の実施例
以下本発明の実施例を図面により詳述する。
第３図は本発明の検出回路の構成図を示し、第
４図は第３図のタイムチヤートを示す。
４図は第３図のタイムチヤートを示す。
図において、多重化された入力信号６に同期化
したクロツク７を微分する微分回路１２と該微分
回路１２の出力と前記入力信号６との論理積をと
るアンド回路１３と該アンド回路１３の出力をセ
ツトするレジスタ１４と、該レジスタ１４にセツ
トされた値を記憶するフリツプフロツプ（FF）
回路１５とを備え、さらに前記多重化された信号
の先頭を示すフレームパルス９により前記レジス
タ１４のリセツトと前記FF回路１５の出力を行
い、多重化信号のなかのデータの有無を検出する
回路を構成している。
したクロツク７を微分する微分回路１２と該微分
回路１２の出力と前記入力信号６との論理積をと
るアンド回路１３と該アンド回路１３の出力をセ
ツトするレジスタ１４と、該レジスタ１４にセツ
トされた値を記憶するフリツプフロツプ（FF）
回路１５とを備え、さらに前記多重化された信号
の先頭を示すフレームパルス９により前記レジス
タ１４のリセツトと前記FF回路１５の出力を行
い、多重化信号のなかのデータの有無を検出する
回路を構成している。
入力信号６に同期化したクロツク７を微分した
細かい信号ａとし、その信号ａと入力信号６との
論理積（アンド回路１３）をとり、データ（信
号）の有無をパルスの有無に変えてレジスタ１４
をセツトし、フレームパルス９によつてレジスタ
１４をリセツトするとともにレジスタ値をFF回
路１５より出力することで、多重化された入力信
号の長さに関係なく簡単な回路で信号（データ）
が検出できる。
細かい信号ａとし、その信号ａと入力信号６との
論理積（アンド回路１３）をとり、データ（信
号）の有無をパルスの有無に変えてレジスタ１４
をセツトし、フレームパルス９によつてレジスタ
１４をリセツトするとともにレジスタ値をFF回
路１５より出力することで、多重化された入力信
号の長さに関係なく簡単な回路で信号（データ）
が検出できる。
入力信号６が沢山多重化されていると、１つの
フレームパルス９の周期内のチヤネル数が多くな
り、第４図では１つのチヤネルに対し１ビツト
（Ｘ印）でデータを書いているが、一般にはデー
タは８ビツト単位で書かれるので、フレームパル
ス９内の入力信号はチヤネル数X8ビツトと長く
なる。従来ですとそのビツト数に対応してシフト
レジスタ８、オア回路１０を設けていたが、本発
明ではチヤネル数に関係のない微分回路１２、ア
ンド回路１３によりフレームパルス９内のデータ
の有無を見ているので、この１つの回路で従来と
同じ結果を得ている。
フレームパルス９の周期内のチヤネル数が多くな
り、第４図では１つのチヤネルに対し１ビツト
（Ｘ印）でデータを書いているが、一般にはデー
タは８ビツト単位で書かれるので、フレームパル
ス９内の入力信号はチヤネル数X8ビツトと長く
なる。従来ですとそのビツト数に対応してシフト
レジスタ８、オア回路１０を設けていたが、本発
明ではチヤネル数に関係のない微分回路１２、ア
ンド回路１３によりフレームパルス９内のデータ
の有無を見ているので、この１つの回路で従来と
同じ結果を得ている。
(f) 発明の効果
以上詳細に説明したように、本発明の検出回路
はクロツクを微分回路で微分し、アンド回路によ
り入力信号との論理積をとり、入力信号中のデー
タの有無をパルスの有無に換えてレジスタにセツ
トし、フレームパルスによつて、レジスタのリセ
ツトとフフリツプフロツプ回路の出力を行うこと
により入力信号の長さに関係なく簡単な回路でフ
レームパルス中のデータが検出できる。従つて従
来の検出回路のように、多重された入力信号の長
さに応じたシフトレジスタ及びオア回路を必要と
することなく、１つの回路で同じ結果が得られる
ので、ハードが簡単になる。
はクロツクを微分回路で微分し、アンド回路によ
り入力信号との論理積をとり、入力信号中のデー
タの有無をパルスの有無に換えてレジスタにセツ
トし、フレームパルスによつて、レジスタのリセ
ツトとフフリツプフロツプ回路の出力を行うこと
により入力信号の長さに関係なく簡単な回路でフ
レームパルス中のデータが検出できる。従つて従
来の検出回路のように、多重された入力信号の長
さに応じたシフトレジスタ及びオア回路を必要と
することなく、１つの回路で同じ結果が得られる
ので、ハードが簡単になる。
第１図はデータ多重化装置を説明するための
図、第２図は従来の検出回路の構成図、第３図は
本発明の検出回路の構成図、第４図は第３図のタ
イムチヤートを示す。 図において、６は入力信号、７はクロツク、９
はフレームパルス、１２は微分回路、１３はアン
ド回路、１４はレジスタ、１５はFF回路である。
図、第２図は従来の検出回路の構成図、第３図は
本発明の検出回路の構成図、第４図は第３図のタ
イムチヤートを示す。 図において、６は入力信号、７はクロツク、９
はフレームパルス、１２は微分回路、１３はアン
ド回路、１４はレジスタ、１５はFF回路である。
Claims (1)
- １ 多重化された入力信号と、該入力信号に同期
化したクロツク信号波形の微分値を算出する微分
回路と、該微分回路の出力と前記入力信号との論
理積をとる回路と、該論理積回路の出力をセツト
するレジスタと、該レジスタにセツトされた値を
記憶するフリツプフロツプ回路とを備え、さらに
前記多重化された信号の先頭を示すフレームパル
スにより前記レジスタのリセツトと前記フリツプ
フロツプ回路からのデータ出力を行い前記多重化
信号のなかのデータの有無を検出することを特徴
とする検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011228A JPS60153649A (ja) | 1984-01-24 | 1984-01-24 | 検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011228A JPS60153649A (ja) | 1984-01-24 | 1984-01-24 | 検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60153649A JPS60153649A (ja) | 1985-08-13 |
| JPH0467381B2 true JPH0467381B2 (ja) | 1992-10-28 |
Family
ID=11772086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011228A Granted JPS60153649A (ja) | 1984-01-24 | 1984-01-24 | 検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60153649A (ja) |
-
1984
- 1984-01-24 JP JP59011228A patent/JPS60153649A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60153649A (ja) | 1985-08-13 |
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