JPH0467648A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路の工程を簡素化した半導体装
置の製造方法に関するものである。

従来の技術 半導体集積回路を高集積化するために、近年、半導体基
板表面にトレンチ（溝または穴）を形成し、そのトレン
チを利用して容量を形成したり、素子分離を行う技術が
利用されるようになってきた。

以下に、従来のトレンチを用いた素子分離形成方法につ
いて第２図を参照して説明する。なお、ここでは、半導
体基板として、シリコン基板を用いて説明する。

Ｐ型シリコン基板１の上にＮ型拡散層２を形成し、その
上にエピタキシャル層３を形成する。その上に厚さが０
．８μｍの酸化膜４ａを形成し、レジストの露光・現像
およびエツチングにより２μｍ幅の開口部を形成する（
第２図Ａ）。その後、酸化膜４ａをマスクとして、塩素
系ガスを用いてシリコンエツチングを８μｍの深さまで
行い、Ｐ型シリコン基板１に到達する深さを有するトレ
ンチ５を形成する。その後、トレンチ５内部をフッ酸系
の液でウェットクリーニングした後、トレンチ５内壁お
よび底部に、絶縁用の酸化膜４ｂを、１０００℃のドラ
イ酸化により５０ｎｍ形成する（第２図Ｂ）。

その後、シリコン基板表面の酸化膜４ａをイオン注入マ
スクとしてトレンチ５の底部にのみチャンネルストッパ
用のボロンイオンを注入し、窒素雰囲気で拡散してチャ
ンネルストッパ層６を形成する。その後、シリコン基板
表面の酸化膜４ａと４ｂをフッ酸系の液で全面除去する
（第２図Ｃ）。

その後、１０００℃のドライ酸化によりシリコン基板表
面とトレンチ５の内壁およびトレンチ５の底部に１１０
０ｎの絶縁用酸化膜４ｃと４ｄを形成する。その酸化膜
４ｃと４ｄ上に、トレンチ５内部が完全に埋まり、かつ
、表面がほぼ平坦になる厚さのポリシリコン７ａをＣＶ
Ｄ法により形成する（第２図Ｄ）。その後、塩素系のガ
スを用いてドライエツチングを行い、酸化膜４ｃ上のボ
ッシリコン７ａを除去する（第２図Ｅ）。

その後、１０００℃のドライ酸化によりトレンチ５内部
のポリシリコン７ｂ表面に厚さが１１００ｎ程度の絶縁
用酸化膜４ｅを形成する（第２図Ｆ）。

このとき、最終的に形成されるアルミニウム配線の信頼
性を保つためにシリコン表面の段差は極力平坦にする必
要がある。そのため、トレンチ５内部のポリシリコン７
ｂ上部の絶縁用酸化膜４ｅ表面と、トレンチ５周辺のシ
リコン基板上の酸化膜４ｃの表面がほぼ同一平面上に形
成されるように、トレンチ５内部のポリシリコン７ｂの
オーバーエッチ量を０．１μｍ以内に調節している。

その後、トレンチ５とは興なる場所にて、別途レジスト
の筒布、露光、現像、エッチング工程を行い、ドレンチ
エ程以降のマスクあわせのための専用合わせマーク８を
形成する（第２図Ｇ）。

発明が解決しようとする課題 しかしながら、上記従来の方法では、トレンチ形成後シ
リコンウェハー表面が平坦であるがために、逆にドレン
チエ程以降のフォトリソグラフィ工程での高精度マスク
あわせに必要な、シリコン表面段差が得られず、そのた
めに、ドレンチエ程以降のマスクあわせ専用マークを作
成するだけのために、ドレンチエ程の直後にレジストの
塗布。

露光、現像、エツチング工程を行う必要があるという問
題点を有していた。

また、一般に、上記のような方法でポリシリコンを除去
する場合、ローディング効果（シリコン基板表面酸化膜
上のポリシリコン７ａが、エツチングされることにより
ポリシリコンの被エツチング面積が減少し、それ以降の
ポリシリコンのエッチレートが、増大する現象）のため
、終点検出後のオーバーエッチ時間での、ポリシリコン
エツチングレートが増大し、ポリシリコン７ｂの表面と
、シリコン基板上酸化膜４ｃの表面との段差を０．２μ
ｍ以内で再現性よく製造することが困難であった。

本発明は、上記従来の問題点を解決するもので、ドレン
チエ程以降のマスクあわせ専用マークを作成するだけの
ために、レジストの塗布、露光、現像、エツチング工程
を行うことを省略する半導体装置の製造方法を提供する
ことを目的とするものである。

課題を解決するための手段 この目的を達成するために、本発明の半導体装置の製造
方法は、半導体基板表面に形成されたトレンチにポリシ
リコンを成長させることにより埋め込む工程と、前記半
導体基板表面のポリシリコンの全部および前記トレンチ
領域表面の一部分のポリシリコンをエツチングにより除
去することにより、半導体基板表面にひき続き実施され
る酸化工程でも平坦化されないだけの表面段差を形成す
る工程とを備えるとともに、前記半導体基板表面段差を
利用してマスク合わせを行うものである。

作用 この方法によれば、ドレンチエ程以降のマスクあわせ専
用マークを作成するだけの、リソグラフィー工程（レジ
スト塗布・露光・現像）・エツチング工程を省略するこ
とが可能となり、従来例と比較して、低コストかつ短時
間に再現性良（製造することが可能となる。

実施例 以下に、本発明の一実施例について、第１図を参照しな
がら説明する。なお、ここでも、半導体基板として、シ
リコン基板を用いて説明する。

まず、Ｐ型シリコン基板１の上にＮ型拡散層２を形成し
、その上にエピタキシャル層３を形成する。その上に厚
さが０．８μｍの酸化膜４ａを形成し、レジスト塗布後
露光・現像によりレジスト膜に開口を設けた後、レジス
ト膜をマスクとしてエツチングを行い、酸化膜４ａに幅
２μｍの開口部を形成する（第１図Ａ）。

この後、酸化膜４ａをマスクとして塩素系ガスを用いて
シリコンエツチングを８μｍの深さまで行い、Ｐ型シリ
コン基板１に到達する深さを有するトレンチ５を形成す
る。この後、トレンチ５内部をフッ酸系の液でウェット
クリーニングした後、１０００℃の温度でドライ酸化を
行い、トレンチ５内壁および底部に厚さが５０ｎｍの絶
縁用の酸化膜４ｂを形成する（第１図Ｂ）。

次に、シリコン基板表面の酸化膜４ａをマスクとしてト
レンチ５の底部にのみチャネルストッパ用のボロンイオ
ンを注入し、続いて窒素雰囲気中で拡散を行い、チャン
ネルストッパ層６を形成する。この後、シリコン基板表
面の酸化膜４ａと４ｂをフッ酸系の液で全面除去する（
第１図Ｃ）。

次に、１０００℃のドライ酸化によりシリコン基板表面
とトレンチ５の内壁およびトレンチ５の底部に厚さが１
１００ｎの絶縁用の酸化膜４ｃと４ｄを形成する。この
酸化膜４ｃと４ｄ上に、トレンチ５内部が完全に埋まり
、かつ、シリコン基板表面がほぼ平坦になる厚さのポリ
シリコン７ａをＣＶＤ法により形成する（第１図Ｄ）。

続いて、塩素系のガスを用いてドライエツチングを行い
、酸化膜４ｃ上のポリシリコンを除去するときに、従来
例よりも長時間ポリシリコンをオーバーエツチングする
ことにより、トレンチ５内のポリシリコン７ｂの表面を
、トレンチ５周辺のシリコン基板表面に形成された酸化
膜４ｃよりも０．５μｍ程度低くする（第１図Ｅ）。

その後、トレンチ５内部のポリシリコン７ｂの表面を１
０００℃の温度でドライ酸素雰囲気中で熱酸化し、トレ
ンチ５内ポリシリコン７ｂ上部に厚さが１１００ｎの絶
縁用酸化膜４ｅを形成する（第１図Ｆ）。

なお、第１図Ｇにトレンチ領域の段差を利用した合わせ
マーク８を示す。

以上のように本実施例によれば、トレンチ埋め込みのた
めのポリシリコン成長後、半導体基板表面のポリシリコ
ンをエツチングにより除去した後、半導体基板表面にひ
き続き実施される酸化工程でも平坦化されないだけの急
峻なエツジを有する表面段差を形成することが可能とな
る。この表面段差を用いて形成した合わせマークをそれ
以降のマスク合わせ工程での高精度アライメントに使用
することにより、ドレンチエ程以降のマスク合わせ専用
マークを作成するための、専用リソグラフィー工程（レ
ジスト塗布・露光・現像）・エツチング工程を省略する
ことが可能となる。

そのため、従来例と比較して、低コストかつ短時間に半
導体装置を製造することが可能となり、また、ポリシリ
コンエツチングの終点検出後のオーバーエツチング時、
ローディング効果が発生しても、０．５μｍ程度の段差
であれば再現性よく製造可能なため、プロセスマージン
が増加し半導体装置製造時の再現性が向上するという効
果も得られる。

なお上記実施例では、ポリシリコンエツチング時のオー
バーエッチ量を０．５μｍとしたが、これは再現性良く
マスク合わせの可能な表面段差が形成される範囲内であ
ればよい。また、上記実施例では、ポリシリコンのエツ
チング前に特に、レジスト塗布による平坦化を行わずポ
リシリコンエツチングを行ったが、これは、レジスト塗
布による平坦化を行っても良いことは言うまでもない。

また、上記実施例ではシリコン表面のポリシリコンエツ
チングにドライエツチングを使用したが、これはドライ
エツチングに限定するわけてはなく、ウェットエツチン
グなどのその他の方法を使用しても良い。なお、この０
．５μｍ程度の表面段差であれば、アルミニウム配線の
信頼性を損なう事はないが、必要であればアルミニウム
配線前に、表面平坦化を実施すれば良い。

発明の効果 本発明によれば、半導体基板表面に形成されたトレンチ
にポリシリコンを成長させることにより埋め込んだ後、
半導体基板表面のポリシリコンをエツチングにより除去
すると同時に、半導体基板表面にひき続き実施される酸
化工程でも平坦化されないだけの急峻なエツジを有する
表面段差をトレンチ領域に形成し、この表面段差を用い
て形成した合わせマークを、それ以降のマスク合わせ工
程での高精度アライメントに使用することにより、ドレ
ンチエ程以降のマスクあわせ専用マークを作成するため
の、リソグラフィー工程（レジスト［布、露光、現像）
およびエツチング工程を省略することが可能となる。こ
れにより従来例と比較して、低コストかつ短時間に製造
することが可能となり、製造再現性も向上するという効
果を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体装置の製造方
法の工程断面図、第２図は従来の半導体装置の製造方法
の工程断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
拡散層、３・・・・・・エピタキシャル層、４ａ、４ｂ
、４ｃ。 ４ｄ・・・・・・酸化膜、５・・・・・・トレンチ、６
・・・・・・チャンネルストッパ層、７ａ、７ｂ・旧・
・ポリシリコン、８・・・・・・合わせマーク。 代理人の氏名　弁理士　粟野重孝　ほか１名第１図 Ｉ　　Ｐ型シリコン番板 ２　　Ｎ型拡散層 ３　　エピタキシャル層 ４ａ、　４ｂ、　４ｃ、　４ｄ 縫化膿 ５　　トレンチ １　　６　　壬ヤンネル又トーｌパ層 翫りｂ　ポリシリコン ニ］づ 旬　へ ＼ト 休

Claims (1)

【特許請求の範囲】
1. 　半導体基板表面の所定領域にトレンチを形成する工程
   と、前記半導体基板表面にポリシリコンを成長させるこ
   とにより、前記トレンチ内を埋め込む工程と、前記半導
   体基板表面の前記ポリシリコンの全部および前記トレン
   チ領域表面の一部分の前記ポリシリコンを除去すること
   により、それ以降行われる半導体基板の熱酸化後も前記
   トレンチ領域が平坦化されない半導体基板表面段差を形
   成する工程とを備えるとともに、前記半導体基板表面段
   差を利用してマスク合わせを行うことを特徴とする半導
   体装置の製造方法。