JPH11340326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11340326A JPH11340326A JP10144942A JP14494298A JPH11340326A JP H11340326 A JPH11340326 A JP H11340326A JP 10144942 A JP10144942 A JP 10144942A JP 14494298 A JP14494298 A JP 14494298A JP H11340326 A JPH11340326 A JP H11340326A
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Abstract
(57)【要約】
【課題】配線層による不純物拡散層と半導体基板とのシ
ョートやジャンクションリークの増大を防止し、コンタ
クトホールの合わせ精度を考慮せずに微細化を図ること
が出来る半導体装置の製造方法を提供すること。 【解決手段】不純物拡散層７上にコンタクトホール９を
開口した後に、気相成長法によりシリコン酸化膜１１を
形成して、コンタクトホール９の開口時に同時に形成さ
れる溝１０を埋め込む。その後、溝１０内及びコンタク
トホール９の側面部を残してシリコン酸化膜１１を全面
エッチングし、次に、金属膜を蒸着及びパターニングし
て配線層１２を形成する。
ョートやジャンクションリークの増大を防止し、コンタ
クトホールの合わせ精度を考慮せずに微細化を図ること
が出来る半導体装置の製造方法を提供すること。 【解決手段】不純物拡散層７上にコンタクトホール９を
開口した後に、気相成長法によりシリコン酸化膜１１を
形成して、コンタクトホール９の開口時に同時に形成さ
れる溝１０を埋め込む。その後、溝１０内及びコンタク
トホール９の側面部を残してシリコン酸化膜１１を全面
エッチングし、次に、金属膜を蒸着及びパターニングし
て配線層１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のう
ち、特に、埋め込み型の素子分離領域を有する半導体装
置の製造方法に関するものである。
ち、特に、埋め込み型の素子分離領域を有する半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】従来の埋め込み素子分離法を用いた半導
体装置の拡散層領域とコンタクトホールの合わせ余裕が
０μｍの場合について図面を用いて説明する。まず、図
３（ａ）に示されるように、半導体基板１０１上に約２
５ｎｍ程度のシリコン酸化膜１０２を形成し、その後、
多結晶シリコン１０３を約４００ｎｍ程度形成する。次
に、レジスト１０４を形成しパターニングする。次に、
レジスト１０４をマスクにして多結晶シリコン１０３及
びシリコン酸化膜１０２をエッチングする。次に、半導
体基板１０１をエッチングしトレンチ１０５を形成す
る。
体装置の拡散層領域とコンタクトホールの合わせ余裕が
０μｍの場合について図面を用いて説明する。まず、図
３（ａ）に示されるように、半導体基板１０１上に約２
５ｎｍ程度のシリコン酸化膜１０２を形成し、その後、
多結晶シリコン１０３を約４００ｎｍ程度形成する。次
に、レジスト１０４を形成しパターニングする。次に、
レジスト１０４をマスクにして多結晶シリコン１０３及
びシリコン酸化膜１０２をエッチングする。次に、半導
体基板１０１をエッチングしトレンチ１０５を形成す
る。
【０００３】次に、図３（ｂ）に示されるように、レジ
スト１０４を除去した後、気相成長法により表面上にシ
リコン酸化膜１０６を約１０００ｎｍ程度形成しトレン
チ１０５内を埋め込む。次に、多結晶シリコン１０３を
ストッパー材にして研磨法により半導体基板１０１上の
シリコン酸化膜１０６を除去し平坦化する。
スト１０４を除去した後、気相成長法により表面上にシ
リコン酸化膜１０６を約１０００ｎｍ程度形成しトレン
チ１０５内を埋め込む。次に、多結晶シリコン１０３を
ストッパー材にして研磨法により半導体基板１０１上の
シリコン酸化膜１０６を除去し平坦化する。
【０００４】次に、図３（ｃ）に示されるように、シリ
コン酸化膜１０２で半導体基板１０１を保護し、等方性
エッチング法により多結晶シリコン１０３を全面エッチ
ングする。次に、フッ化アンモニウムエッチング法によ
りシリコン酸化膜１０２を除去する。
コン酸化膜１０２で半導体基板１０１を保護し、等方性
エッチング法により多結晶シリコン１０３を全面エッチ
ングする。次に、フッ化アンモニウムエッチング法によ
りシリコン酸化膜１０２を除去する。
【０００５】次に、図３（ｄ）に示されるように、半導
体基板１０１にイオン注入法によりＮ型不純物を添加
し、熱拡散をおこなって不純物拡散層１０７を形成す
る。次に、図３（ｅ）に示されるように、シリコン酸化
膜１０８を約４００ｎｍ程度形成する。次に、リソグラ
フィ法により不純物拡散層１０７上のシリコン酸化膜１
０８をエッチングし、コンタクトホール１０９を開口す
る。次に、表面上に配線層１１０を形成する。
体基板１０１にイオン注入法によりＮ型不純物を添加
し、熱拡散をおこなって不純物拡散層１０７を形成す
る。次に、図３（ｅ）に示されるように、シリコン酸化
膜１０８を約４００ｎｍ程度形成する。次に、リソグラ
フィ法により不純物拡散層１０７上のシリコン酸化膜１
０８をエッチングし、コンタクトホール１０９を開口す
る。次に、表面上に配線層１１０を形成する。
【０００６】
【発明が解決しようとする課題】従来、ＬＳＩ（Large
Scale integrated circuit）のメモリセルアレイの微細
化に伴って不純物拡散層領域の面積も縮小され、コンタ
クトホール１０９の形成時に不純物拡散層１０７との合
わせ余裕を十分にとることは困難になってきている。例
えば、０．２５μｍのライン幅の不純物拡散層１０７に
０．２５μｍ角のコンタクトホール１０９を形成する場
合、合わせ余裕を片側０．１μｍずつ設けるとすると、
コンタクトホール１０９の開口部分のみ不純物拡散層１
０７の幅が０．４５μｍになり、微細化の妨げになるこ
とがわかる。
Scale integrated circuit）のメモリセルアレイの微細
化に伴って不純物拡散層領域の面積も縮小され、コンタ
クトホール１０９の形成時に不純物拡散層１０７との合
わせ余裕を十分にとることは困難になってきている。例
えば、０．２５μｍのライン幅の不純物拡散層１０７に
０．２５μｍ角のコンタクトホール１０９を形成する場
合、合わせ余裕を片側０．１μｍずつ設けるとすると、
コンタクトホール１０９の開口部分のみ不純物拡散層１
０７の幅が０．４５μｍになり、微細化の妨げになるこ
とがわかる。
【０００７】しかしながら、不純物拡散層１０７とコン
タクトホール１０９との合わせずれを確実に制御するの
は困難であり、合わせ余裕が十分にない場合、コンタク
トホール１０９が不純物拡散層１０７から外れて素子分
離領域のトレンチ１０５上にかかってしまう事がある。
すなわち、コンタクトホール１０９を開口するための層
間絶縁膜であるシリコン酸化膜１０８のエッチング時
に、不純物拡散層１０７に隣接するトレンチ１０５内の
シリコン酸化膜１０６までエッチングされてしまい、不
純物拡散層１０７の形成されていない半導体基板１０１
が露出してしまう可能性がある。このまま配線層１１０
を形成すると、半導体基板１０１と不純物拡散層１０７
とがショートしたり、ジャンクションリークが増大した
りする可能性があるという問題があった。
タクトホール１０９との合わせずれを確実に制御するの
は困難であり、合わせ余裕が十分にない場合、コンタク
トホール１０９が不純物拡散層１０７から外れて素子分
離領域のトレンチ１０５上にかかってしまう事がある。
すなわち、コンタクトホール１０９を開口するための層
間絶縁膜であるシリコン酸化膜１０８のエッチング時
に、不純物拡散層１０７に隣接するトレンチ１０５内の
シリコン酸化膜１０６までエッチングされてしまい、不
純物拡散層１０７の形成されていない半導体基板１０１
が露出してしまう可能性がある。このまま配線層１１０
を形成すると、半導体基板１０１と不純物拡散層１０７
とがショートしたり、ジャンクションリークが増大した
りする可能性があるという問題があった。
【０００８】従来の半導体装置の問題例図を図４に示
す。図４（ａ）に示されるように、コンタクトホール１
０９と不純物拡散層１０７との合わせずれや不純物拡散
層１０７の領域が小さいまたはコンタクトホール１０９
が大きい等の寸法ばらつきが生じたことによって、コン
タクトホール１０９が不純物拡散層１０７上から外れて
素子分離領域のトレンチ１０５にかかり、シリコン酸化
膜１０８をエッチングする際に素子分離領域のトレンチ
１０５内のシリコン酸化膜１０６の一部が同時にエッチ
ングされ、溝１１１が形成される。その後、図４（ｂ）
に示されるように、コンタクトホール１０９に配線層１
１０を形成し、溝１１１内が配線材で埋め込まれると、
不純物拡散層１０７とその下部の半導体基板１０１とが
配線層１１０を介してショートしてしまうという問題が
あった。
す。図４（ａ）に示されるように、コンタクトホール１
０９と不純物拡散層１０７との合わせずれや不純物拡散
層１０７の領域が小さいまたはコンタクトホール１０９
が大きい等の寸法ばらつきが生じたことによって、コン
タクトホール１０９が不純物拡散層１０７上から外れて
素子分離領域のトレンチ１０５にかかり、シリコン酸化
膜１０８をエッチングする際に素子分離領域のトレンチ
１０５内のシリコン酸化膜１０６の一部が同時にエッチ
ングされ、溝１１１が形成される。その後、図４（ｂ）
に示されるように、コンタクトホール１０９に配線層１
１０を形成し、溝１１１内が配線材で埋め込まれると、
不純物拡散層１０７とその下部の半導体基板１０１とが
配線層１１０を介してショートしてしまうという問題が
あった。
【０００９】特に、素子分離領域が埋め込み法で形成さ
れている場合、ＬＯＣＯＳ（LocalOxidation of Silico
n）法で形成されている場合に比べて深い溝が形成され
る可能性が高く、コンタクトホール１０９開口時のエッ
チングオーバー量が多いほど溝は深くなるという問題が
あった。
れている場合、ＬＯＣＯＳ（LocalOxidation of Silico
n）法で形成されている場合に比べて深い溝が形成され
る可能性が高く、コンタクトホール１０９開口時のエッ
チングオーバー量が多いほど溝は深くなるという問題が
あった。
【００１０】本発明は上記のような事情を考慮し、配線
層による不純物拡散層と半導体基板とのショートやジャ
ンクションリークの増大を防止し、コンタクトホールの
合わせ精度を考慮せずに微細化を図ることができる半導
体装置の製造方法を提供することを目的としている。
層による不純物拡散層と半導体基板とのショートやジャ
ンクションリークの増大を防止し、コンタクトホールの
合わせ精度を考慮せずに微細化を図ることができる半導
体装置の製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の製造方法は、半導体基板の凹部
に第１の絶縁膜を充填する工程と、前記第１の絶縁膜及
び前記半導体基板の表面上に層間絶縁膜を形成する工程
と、前記第１の絶縁膜及びそれに隣接する前記半導体基
板上の前記層間絶縁膜を除去しコンタクトホールを形成
する工程と、前記コンタクトホール内に第２の絶縁膜を
形成する工程と、前記第２の絶縁膜をエッチングして前
記半導体基板の一部を露出させる工程と、前記コンタク
トホール内に前記半導体基板の一部と電気的に接続され
る配線層を形成する工程とを具備したことを特徴とする
ものである。更に、前記第１の絶縁膜を形成する工程の
後に、前記半導体基板の一部にイオン注入し不純物拡散
層を形成する工程を具備することが望ましい。更に、前
記第２の絶縁膜は、前記コンタクトホールの側壁に残存
していることが望ましい。また、半導体基板の素子領域
に隣接した素子分離領域内に溝を形成する工程と、前記
溝内に第１の絶縁膜を充填する工程と、前記素子領域に
イオンを注入し不純物拡散層を形成する工程と、前記第
１の絶縁膜及び前記不純物拡散層上に層間絶縁膜を形成
する工程と、前記素子領域及び前記溝上の前記層間絶縁
膜を除去し前記不純物拡散層を露出させるコンタクトホ
ールを形成する工程と、前記コンタクトホールの側面部
に第２の絶縁膜を形成する工程と、前記コンタクトホー
ル内に前駆不純物拡散層と電気的に接続される配線層を
形成する工程とを具備したことを特徴とする半導体装置
の製造方法がある。また、第１導電型の半導体基板に第
１の溝を形成する工程と、前記第１の溝内に第１の絶縁
膜を充填する工程と、前記第１の溝に隣接する前記半導
体基板に第２導電型の不純物を注入し不純物拡散層を形
成する工程と、表面上に層間絶縁膜を形成する工程と、
前記不純物拡散層上及び前記第１の溝上の前記層間絶縁
膜及び前記第１の絶縁膜の一部を除去し、前記第１の絶
縁膜に新たに形成された第２の溝を含むコンタクトホー
ルを形成する工程と、第２の溝に第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜を除去して前記不純物拡散
層を露出させる工程と、前記コンタクトホール内に前記
不純物拡散層と電気的に接続される配線層を形成する工
程とを具備したことを特徴とする半導体装置の製造方法
がある。更に、前記第２の絶縁膜を除去する工程におい
て、前記第２の絶縁膜は全面エッチングにより除去する
ことが望ましい。更に、前記第２の絶縁膜は、シリコン
酸化膜であることが望ましい。また、前記第２の絶縁膜
は、シリコン窒化膜であることが望ましい。
に本発明の半導体装置の製造方法は、半導体基板の凹部
に第１の絶縁膜を充填する工程と、前記第１の絶縁膜及
び前記半導体基板の表面上に層間絶縁膜を形成する工程
と、前記第１の絶縁膜及びそれに隣接する前記半導体基
板上の前記層間絶縁膜を除去しコンタクトホールを形成
する工程と、前記コンタクトホール内に第２の絶縁膜を
形成する工程と、前記第２の絶縁膜をエッチングして前
記半導体基板の一部を露出させる工程と、前記コンタク
トホール内に前記半導体基板の一部と電気的に接続され
る配線層を形成する工程とを具備したことを特徴とする
ものである。更に、前記第１の絶縁膜を形成する工程の
後に、前記半導体基板の一部にイオン注入し不純物拡散
層を形成する工程を具備することが望ましい。更に、前
記第２の絶縁膜は、前記コンタクトホールの側壁に残存
していることが望ましい。また、半導体基板の素子領域
に隣接した素子分離領域内に溝を形成する工程と、前記
溝内に第１の絶縁膜を充填する工程と、前記素子領域に
イオンを注入し不純物拡散層を形成する工程と、前記第
１の絶縁膜及び前記不純物拡散層上に層間絶縁膜を形成
する工程と、前記素子領域及び前記溝上の前記層間絶縁
膜を除去し前記不純物拡散層を露出させるコンタクトホ
ールを形成する工程と、前記コンタクトホールの側面部
に第２の絶縁膜を形成する工程と、前記コンタクトホー
ル内に前駆不純物拡散層と電気的に接続される配線層を
形成する工程とを具備したことを特徴とする半導体装置
の製造方法がある。また、第１導電型の半導体基板に第
１の溝を形成する工程と、前記第１の溝内に第１の絶縁
膜を充填する工程と、前記第１の溝に隣接する前記半導
体基板に第２導電型の不純物を注入し不純物拡散層を形
成する工程と、表面上に層間絶縁膜を形成する工程と、
前記不純物拡散層上及び前記第１の溝上の前記層間絶縁
膜及び前記第１の絶縁膜の一部を除去し、前記第１の絶
縁膜に新たに形成された第２の溝を含むコンタクトホー
ルを形成する工程と、第２の溝に第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜を除去して前記不純物拡散
層を露出させる工程と、前記コンタクトホール内に前記
不純物拡散層と電気的に接続される配線層を形成する工
程とを具備したことを特徴とする半導体装置の製造方法
がある。更に、前記第２の絶縁膜を除去する工程におい
て、前記第２の絶縁膜は全面エッチングにより除去する
ことが望ましい。更に、前記第２の絶縁膜は、シリコン
酸化膜であることが望ましい。また、前記第２の絶縁膜
は、シリコン窒化膜であることが望ましい。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の第
１の実施の形態にかかる半導体装置及びその製造方法に
ついて説明する。図１は、本発明の第１の実施の形態に
かかる半導体装置の製造工程図である。
１の実施の形態にかかる半導体装置及びその製造方法に
ついて説明する。図１は、本発明の第１の実施の形態に
かかる半導体装置の製造工程図である。
【００１３】まず、図１（ａ）に示されるように、Ｐ型
の半導体基板１上に約２５ｎｍ程度のシリコン酸化膜２
を形成し、その後、多結晶シリコン３を約４００ｎｍ程
度形成する。次に、レジスト４を形成しパターニングす
る。次に、レジスト４をマスクにして多結晶シリコン３
及びシリコン酸化膜２をエッチングする。次に、半導体
基板１をエッチングしトレンチ５を形成する。
の半導体基板１上に約２５ｎｍ程度のシリコン酸化膜２
を形成し、その後、多結晶シリコン３を約４００ｎｍ程
度形成する。次に、レジスト４を形成しパターニングす
る。次に、レジスト４をマスクにして多結晶シリコン３
及びシリコン酸化膜２をエッチングする。次に、半導体
基板１をエッチングしトレンチ５を形成する。
【００１４】次に、図１（ｂ）に示されるように、レジ
スト４を除去した後、気相成長法により表面上にシリコ
ン酸化膜６を約１０００ｎｍ程度形成しトレンチ５内を
埋め込む。次に、多結晶シリコン３をストッパー材にし
て研磨法により半導体基板１上のシリコン酸化膜６を除
去し平坦化する。
スト４を除去した後、気相成長法により表面上にシリコ
ン酸化膜６を約１０００ｎｍ程度形成しトレンチ５内を
埋め込む。次に、多結晶シリコン３をストッパー材にし
て研磨法により半導体基板１上のシリコン酸化膜６を除
去し平坦化する。
【００１５】次に、図１（ｃ）に示されるように、シリ
コン酸化膜２で半導体基板１を保護し、等方性エッチン
グ法により多結晶シリコン３を全面エッチングする。次
に、フッ化アンモニウムエッチング法によりシリコン酸
化膜２を除去する。次に、半導体基板１にイオン注入法
によりＮ型不純物、例えばリンを添加し、熱拡散をおこ
なって半導体基板１内に不純物拡散層７を形成する。
コン酸化膜２で半導体基板１を保護し、等方性エッチン
グ法により多結晶シリコン３を全面エッチングする。次
に、フッ化アンモニウムエッチング法によりシリコン酸
化膜２を除去する。次に、半導体基板１にイオン注入法
によりＮ型不純物、例えばリンを添加し、熱拡散をおこ
なって半導体基板１内に不純物拡散層７を形成する。
【００１６】次に、図１（ｄ）に示されるように、表面
上にシリコン酸化膜８を約４００ｎｍ程度形成する。次
に、リソグラフィ法により不純物拡散層７上のシリコン
酸化膜８をエッチングし、コンタクトホール９を開口す
る。このとき、トレンチ５内のシリコン酸化膜６の一部
が同時にエッチングされ、溝１０が形成される。
上にシリコン酸化膜８を約４００ｎｍ程度形成する。次
に、リソグラフィ法により不純物拡散層７上のシリコン
酸化膜８をエッチングし、コンタクトホール９を開口す
る。このとき、トレンチ５内のシリコン酸化膜６の一部
が同時にエッチングされ、溝１０が形成される。
【００１７】次に、図１（ｅ）に示されるように、表面
上に気相成長法によりシリコン酸化膜１１を例えば約１
０ｎｍ以下と薄く形成する。これによって、溝１０内が
シリコン酸化膜１１で埋め込まれる。次に、溝１０内及
びコンタクトホール９の側面部を残してシリコン酸化膜
１１をＲＩＥ（Reactive Ion Etching）法により全面エ
ッチングする。
上に気相成長法によりシリコン酸化膜１１を例えば約１
０ｎｍ以下と薄く形成する。これによって、溝１０内が
シリコン酸化膜１１で埋め込まれる。次に、溝１０内及
びコンタクトホール９の側面部を残してシリコン酸化膜
１１をＲＩＥ（Reactive Ion Etching）法により全面エ
ッチングする。
【００１８】次に、図１（ｆ）に示されるように、金属
を蒸着させ、パターニングして配線層１２を形成する。
以上により、本発明の第１の実施の形態にかかる半導体
装置の製造工程が終了する。
を蒸着させ、パターニングして配線層１２を形成する。
以上により、本発明の第１の実施の形態にかかる半導体
装置の製造工程が終了する。
【００１９】不純物拡散層７とコンタクトホール９の合
わせずれによって素子分離領域のトレンチ５内に不純物
拡散層７よりも深い溝１０が形成されても、シリコン酸
化膜１１で埋め込むことによって不純物拡散層７と半導
体基板１とが電気的に絶縁され、ショートやジャンクシ
ョンリークの増大を防止することができる。
わせずれによって素子分離領域のトレンチ５内に不純物
拡散層７よりも深い溝１０が形成されても、シリコン酸
化膜１１で埋め込むことによって不純物拡散層７と半導
体基板１とが電気的に絶縁され、ショートやジャンクシ
ョンリークの増大を防止することができる。
【００２０】また、従来ＬＯＣＯＳ法による素子分離領
域の一部がコンタクトホールの合わせずれによって欠損
した場合、欠損部の半導体基板に不純物を再注入及び拡
散させる技術が知られているが、埋め込み法により形成
された素子分離領域については露出面が深い溝になった
いるのでイオンが十分に注入されず、十分な不純物拡散
層を形成することができなかった。また、例えば、ＣＭ
ＯＳ型半導体装置を製造する場合、Ｎ型とＰ型両方のイ
オン注入が必要となるためＰＥＰ（Photo Engraving Pr
ocess ）工程が増加するという問題があった。しかしな
がら、本発明では、特にマスクを用いる必要はなく、シ
リコン酸化膜１１を全面に形成し、その後、全面エッチ
ングする工程の増加のみで良いため、製造工程数の増加
を最小限に抑えることができる。
域の一部がコンタクトホールの合わせずれによって欠損
した場合、欠損部の半導体基板に不純物を再注入及び拡
散させる技術が知られているが、埋め込み法により形成
された素子分離領域については露出面が深い溝になった
いるのでイオンが十分に注入されず、十分な不純物拡散
層を形成することができなかった。また、例えば、ＣＭ
ＯＳ型半導体装置を製造する場合、Ｎ型とＰ型両方のイ
オン注入が必要となるためＰＥＰ（Photo Engraving Pr
ocess ）工程が増加するという問題があった。しかしな
がら、本発明では、特にマスクを用いる必要はなく、シ
リコン酸化膜１１を全面に形成し、その後、全面エッチ
ングする工程の増加のみで良いため、製造工程数の増加
を最小限に抑えることができる。
【００２１】次に、本発明の第２の実施の形態にかかる
半導体装置及びその製造方法について図２を用いて説明
する。図２は、本発明の第２の実施の形態にかかる半導
体装置の製造工程図である。
半導体装置及びその製造方法について図２を用いて説明
する。図２は、本発明の第２の実施の形態にかかる半導
体装置の製造工程図である。
【００２２】不純物拡散層を形成するまでは図１（ａ）
乃至（ｃ）と同一なので説明を省略する。但し、同一の
構成に対しては同一の符号を付すものとする。次に、図
２（ａ）に示されるように、表面上にシリコン酸化膜８
を約４００ｎｍ程度形成する。次に、リソグラフィ法に
より不純物拡散層７上のシリコン酸化膜８をエッチング
し、コンタクトホール９を開口する。このとき、トレン
チ５内のシリコン酸化膜６の一部が同時にエッチングさ
れ、溝２１が形成される。この場合の溝２１は第１の実
施の形態時に形成される溝よりも幅が広いものとする。
乃至（ｃ）と同一なので説明を省略する。但し、同一の
構成に対しては同一の符号を付すものとする。次に、図
２（ａ）に示されるように、表面上にシリコン酸化膜８
を約４００ｎｍ程度形成する。次に、リソグラフィ法に
より不純物拡散層７上のシリコン酸化膜８をエッチング
し、コンタクトホール９を開口する。このとき、トレン
チ５内のシリコン酸化膜６の一部が同時にエッチングさ
れ、溝２１が形成される。この場合の溝２１は第１の実
施の形態時に形成される溝よりも幅が広いものとする。
【００２３】次に、図２（ｂ）に示されるように、表面
上に気相成長法によりシリコン酸化膜２２を約１０ｎｍ
以下形成する。このとき、溝２１の幅はシリコン酸化膜
２２の厚さの２倍よりも大きいため溝２１は埋め込まれ
ず、シリコン酸化膜２２はコンタクトホール９及び溝２
１の内壁に形成されている状態になっている。
上に気相成長法によりシリコン酸化膜２２を約１０ｎｍ
以下形成する。このとき、溝２１の幅はシリコン酸化膜
２２の厚さの２倍よりも大きいため溝２１は埋め込まれ
ず、シリコン酸化膜２２はコンタクトホール９及び溝２
１の内壁に形成されている状態になっている。
【００２４】次に、図２（ｃ）に示されるように、コン
タクトホール９及び溝２１の側面部を残してＲＩＥ法に
よりシリコン酸化膜２２を全面エッチングし、不純物拡
散層７があらわれるようにする。
タクトホール９及び溝２１の側面部を残してＲＩＥ法に
よりシリコン酸化膜２２を全面エッチングし、不純物拡
散層７があらわれるようにする。
【００２５】次に、図２（ｄ）に示されるように、表面
上に金属を蒸着させ、パターニングして配線層１２を形
成する。以上により、本発明の第２の実施の形態にかか
る半導体装置の製造工程を終了する。
上に金属を蒸着させ、パターニングして配線層１２を形
成する。以上により、本発明の第２の実施の形態にかか
る半導体装置の製造工程を終了する。
【００２６】第２の実施の形態にかかる半導体装置のよ
うにトレンチ５内にできる溝２１の幅が大きい場合、溝
２１を埋め込む必要はなく不純物拡散層７の側面があら
われない程度にシリコン酸化膜２２を形成すればよいの
で、製造時間を増加させずに本発明にかかる半導体装置
を実現することができる。
うにトレンチ５内にできる溝２１の幅が大きい場合、溝
２１を埋め込む必要はなく不純物拡散層７の側面があら
われない程度にシリコン酸化膜２２を形成すればよいの
で、製造時間を増加させずに本発明にかかる半導体装置
を実現することができる。
【００２７】尚、シリコン酸化膜１１，２２の厚さは上
記第１及び第２の実施の形態に限定されず、除去しやす
いように薄く形成することが望ましい。また、溝１０，
２１内に形成するのはシリコン酸化膜１１，２２だけで
はなく、絶縁性の膜であれば耐圧に優れているシリコン
窒化膜等を用いることも可能である。
記第１及び第２の実施の形態に限定されず、除去しやす
いように薄く形成することが望ましい。また、溝１０，
２１内に形成するのはシリコン酸化膜１１，２２だけで
はなく、絶縁性の膜であれば耐圧に優れているシリコン
窒化膜等を用いることも可能である。
【００２８】
【発明の効果】本発明によれば、埋め込み型の素子分離
領域を有する半導体装置の製造方法において、コンタク
トホールを開口する際にトレンチ内に形成される溝を絶
縁膜で埋め込むことによって、不純物拡散層と半導体基
板とのショートやジャンクションリークの増大を防止す
ることができる。また、コンタクトの合わせ精度を考慮
せずに微細化を図った半導体装置を製造することができ
る。
領域を有する半導体装置の製造方法において、コンタク
トホールを開口する際にトレンチ内に形成される溝を絶
縁膜で埋め込むことによって、不純物拡散層と半導体基
板とのショートやジャンクションリークの増大を防止す
ることができる。また、コンタクトの合わせ精度を考慮
せずに微細化を図った半導体装置を製造することができ
る。
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造工程図。
の製造工程図。
【図２】本発明の第２の実施の形態にかかる半導体装置
の製造工程図。
の製造工程図。
【図３】従来の半導体装置の製造工程図。
【図４】従来の半導体装置の問題例図。
１，１０１…半導体基板、 ２，６，８，１１，２２，１０２，１０６，１０８…シ
リコン酸化膜、 ３，１０３…多結晶シリコン、 ４，１０４…レジスト、 ５，１０５…トレンチ、 ７，１０７…不純物拡散層、 ９，１０９…コンタクトホール、 １０，２１，１１１…溝、 １２，１１０…配線層
リコン酸化膜、 ３，１０３…多結晶シリコン、 ４，１０４…レジスト、 ５，１０５…トレンチ、 ７，１０７…不純物拡散層、 ９，１０９…コンタクトホール、 １０，２１，１１１…溝、 １２，１１０…配線層
Claims (8)
- 【請求項１】 半導体基板の凹部に第１の絶縁膜を充填
する工程と、前記第１の絶縁膜及び前記半導体基板の表
面上に層間絶縁膜を形成する工程と、前記第１の絶縁膜
及びそれに隣接する前記半導体基板上の前記層間絶縁膜
を除去しコンタクトホールを形成する工程と、前記コン
タクトホール内に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜をエッチングして前記半導体基板の一部を
露出させる工程と、前記コンタクトホール内に前記半導
体基板の一部と電気的に接続される配線層を形成する工
程とを具備したことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第１の絶縁膜を形成する工程の後
に、前記半導体基板の一部にイオン注入し不純物拡散層
を形成する工程を具備したことを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記第２の絶縁膜は、前記コンタクトホ
ールの側壁に残存していることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項４】 半導体基板の素子領域に隣接した素子分
離領域内に溝を形成する工程と、前記溝内に第１の絶縁
膜を充填する工程と、前記素子領域にイオンを注入し不
純物拡散層を形成する工程と、前記第１の絶縁膜及び前
記不純物拡散層上に層間絶縁膜を形成する工程と、前記
素子領域及び前記溝上の前記層間絶縁膜を除去し前記不
純物拡散層を露出させるコンタクトホールを形成する工
程と、前記コンタクトホールの側面部に第２の絶縁膜を
形成する工程と、前記コンタクトホール内に前記不純物
拡散層と電気的に接続される配線層を形成する工程とを
具備したことを特徴とする半導体装置の製造方法。 - 【請求項５】 第１導電型の半導体基板に第１の溝を形
成する工程と、前記第１の溝内に第１の絶縁膜を充填す
る工程と、前記第１の溝に隣接する前記半導体基板に第
２導電型の不純物を注入し不純物拡散層を形成する工程
と、前記第１の絶縁膜及び前記不純物拡散層上に層間絶
縁膜を形成する工程と、前記不純物拡散層上及び前記第
１の溝上の前記層間絶縁膜及び前記第１の絶縁膜の一部
を除去し、前記第１の絶縁膜に新たに形成された第２の
溝を含むコンタクトホールを形成する工程と、前記第２
の溝に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜を除去して前記不純物拡散層を露出させる工程と、前
記コンタクトホール内に前記不純物拡散層と電気的に接
続される配線層を形成する工程とを具備したことを特徴
とする半導体装置の製造方法。 - 【請求項６】 前記第２の絶縁膜を除去する工程におい
て、前記第２の絶縁膜は全面エッチングにより除去する
ことを特徴とする請求項５記載の半導体装置の製造方
法。 - 【請求項７】 前記第２の絶縁膜は、シリコン酸化膜で
あることを特徴とする請求項１乃至請求項６のいずれか
記載の半導体装置の製造方法。 - 【請求項８】 前記第２の絶縁膜は、シリコン窒化膜で
あることを特徴とする請求項１乃至請求項６のいずれか
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144942A JPH11340326A (ja) | 1998-05-27 | 1998-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144942A JPH11340326A (ja) | 1998-05-27 | 1998-05-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340326A true JPH11340326A (ja) | 1999-12-10 |
Family
ID=15373779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10144942A Withdrawn JPH11340326A (ja) | 1998-05-27 | 1998-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1355356A3 (en) * | 2002-04-18 | 2004-10-27 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
| USD763350S1 (en) | 2014-05-08 | 2016-08-09 | Esselte Ipr Ab | Cartridge for printer |
-
1998
- 1998-05-27 JP JP10144942A patent/JPH11340326A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1355356A3 (en) * | 2002-04-18 | 2004-10-27 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
| US7009208B2 (en) | 2002-04-18 | 2006-03-07 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
| US7425724B2 (en) | 2002-04-18 | 2008-09-16 | Sony Corporation | Memory device and method of production and method of use of same and semiconductor device and method of production of same |
| USD763350S1 (en) | 2014-05-08 | 2016-08-09 | Esselte Ipr Ab | Cartridge for printer |
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