JPH0467672A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0467672A JPH0467672A JP2180861A JP18086190A JPH0467672A JP H0467672 A JPH0467672 A JP H0467672A JP 2180861 A JP2180861 A JP 2180861A JP 18086190 A JP18086190 A JP 18086190A JP H0467672 A JPH0467672 A JP H0467672A
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- conductive layer
- diffusion layer
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置、特にＭＩＳ型マスクＲＯＭ
に関するものである。
に関するものである。
従来の技術
半導体記憶装置の中で、マスクＲＯＭは、漢字のキャラ
クタパターンや固定されたデータ、プロダラム等の情報
記憶用として広く利用されている。情報の記憶手段とし
ては、半導体素子としての製作工程の様々な段階で実施
される。例えば、ワード線とビット線との交点上に形成
されるトランジスタのドレイン領域とビット線との間に
コンタクトホールを設けた場合には、ワード線が選択さ
れると接地電位につながるソース側へ予めプリチャージ
されていたビット線が放電されるが、コンタクトホール
を設けない場合にはビット線はプリチャージ電位を保つ
。この二状態によって１ビツトのデータが記憶される。
クタパターンや固定されたデータ、プロダラム等の情報
記憶用として広く利用されている。情報の記憶手段とし
ては、半導体素子としての製作工程の様々な段階で実施
される。例えば、ワード線とビット線との交点上に形成
されるトランジスタのドレイン領域とビット線との間に
コンタクトホールを設けた場合には、ワード線が選択さ
れると接地電位につながるソース側へ予めプリチャージ
されていたビット線が放電されるが、コンタクトホール
を設けない場合にはビット線はプリチャージ電位を保つ
。この二状態によって１ビツトのデータが記憶される。
つまり、コンタクトホール形成時にその工程で使用する
マスクに記憶する情報をプログラムする。
マスクに記憶する情報をプログラムする。
第４図はこの従来のコンタクトホール形成用マスクを用
いたマスクＲＯＭの平面図を示すものであり、第５図は
第４図に示したＢ−Ｂ ’ｌに沿う断面図であり、２１
はＰ型シリコン基板、２２は素子分離領域となるＬＯＣ
Ｏ３酸化膜、２３はゲート絶縁膜となる酸化膜、２４は
トランジスタのゲートを形成するワード線となるポリシ
リコン層、２５は接地電位に固定されるトランジスタの
ソース領域となるＮ型不純物拡散層、２６はトランジス
タのドレイン領域となるＮ型不純物拡散層、２７は記憶
する情報に応じて選択的に形成されるドレイン領域とビ
ット線とを接続するコンタクトホール、２８はワード線
とビット線とを絶縁するための眉間絶縁膜、２９はビッ
ト線となるアルミ配線層、３０は表面保護膜となる酸化
膜または酸化膜と窒化膜との積層膜である。
いたマスクＲＯＭの平面図を示すものであり、第５図は
第４図に示したＢ−Ｂ ’ｌに沿う断面図であり、２１
はＰ型シリコン基板、２２は素子分離領域となるＬＯＣ
Ｏ３酸化膜、２３はゲート絶縁膜となる酸化膜、２４は
トランジスタのゲートを形成するワード線となるポリシ
リコン層、２５は接地電位に固定されるトランジスタの
ソース領域となるＮ型不純物拡散層、２６はトランジス
タのドレイン領域となるＮ型不純物拡散層、２７は記憶
する情報に応じて選択的に形成されるドレイン領域とビ
ット線とを接続するコンタクトホール、２８はワード線
とビット線とを絶縁するための眉間絶縁膜、２９はビッ
ト線となるアルミ配線層、３０は表面保護膜となる酸化
膜または酸化膜と窒化膜との積層膜である。
以上のように構成された従来のコンタクトホールを用い
たマスクＲＯＭにおいては、ビット線２９は予め電源電
位等の接地電位よりも高い電位にプリチャージされてお
り、入力されたアドレスに応じてワード線２４が選択さ
れることになる。選択されたワード線２４が形成するＮ
型トランジスタは、ソース側不純物拡散層２５が接地電
位であるのでＯＮ状態となる。そしてドレイン側不純物
拡散層２６にビット線２９とのコンタクトホール２７が
形成されている場合には、ビット線２９はトランジスタ
を介してソース側不純物拡散層２５へ放電されて接地電
位となる。また、コンタクトホール２７が設けられてい
ない場合には、ビット線２９は放電されないのでプリチ
ャージ電位を保持する。
たマスクＲＯＭにおいては、ビット線２９は予め電源電
位等の接地電位よりも高い電位にプリチャージされてお
り、入力されたアドレスに応じてワード線２４が選択さ
れることになる。選択されたワード線２４が形成するＮ
型トランジスタは、ソース側不純物拡散層２５が接地電
位であるのでＯＮ状態となる。そしてドレイン側不純物
拡散層２６にビット線２９とのコンタクトホール２７が
形成されている場合には、ビット線２９はトランジスタ
を介してソース側不純物拡散層２５へ放電されて接地電
位となる。また、コンタクトホール２７が設けられてい
ない場合には、ビット線２９は放電されないのでプリチ
ャージ電位を保持する。
発明が解決しようとする課題
しかしながら前記のような構成では、情報を記憶させる
ためにコンタクトホールを形成するためのマスクを利用
しているために、コンタクトホール形成工程に続（ビッ
ト線となる配線層の形成工程および表面保護膜の形成工
程を必要とするので、製品として完成するまでに時間が
かかる。しかも、情報を記憶させたコンタクトホール形
成用マスクに欠陥があったり、マスク製作用のデータに
誤りがあった場合には、再度マスク製作からやり直さな
ければならないために製品として完成するまでに更に費
用と時間がかかる。また、マスクには問題がなくても、
素子形成工程に起因したメモリセルの不良が１ビツトで
も発生した場合には製品としては不良品となってしまう
ために、歩留まりが低下して製品としてのコストが上昇
してしまうという問題点を有していた。
ためにコンタクトホールを形成するためのマスクを利用
しているために、コンタクトホール形成工程に続（ビッ
ト線となる配線層の形成工程および表面保護膜の形成工
程を必要とするので、製品として完成するまでに時間が
かかる。しかも、情報を記憶させたコンタクトホール形
成用マスクに欠陥があったり、マスク製作用のデータに
誤りがあった場合には、再度マスク製作からやり直さな
ければならないために製品として完成するまでに更に費
用と時間がかかる。また、マスクには問題がなくても、
素子形成工程に起因したメモリセルの不良が１ビツトで
も発生した場合には製品としては不良品となってしまう
ために、歩留まりが低下して製品としてのコストが上昇
してしまうという問題点を有していた。
本発明はかかる点に鑑み、製品として完成するまでに要
する時間を十分に短縮するマスクＲＯＭを提供すること
を可能にするとともに、従来の方法で作成されたマスク
ＲＯＭにおいても今までは救済できなかった不良を救済
することを可能にする半導体記憶装置を提供することを
目的とする。
する時間を十分に短縮するマスクＲＯＭを提供すること
を可能にするとともに、従来の方法で作成されたマスク
ＲＯＭにおいても今までは救済できなかった不良を救済
することを可能にする半導体記憶装置を提供することを
目的とする。
課題を解決するための手段
上記の目的を達成するために、本発明半導体記憶装置は
、半導体基板上に設けられた第一の絶縁膜をゲート絶縁
膜とし、前記第一の絶縁膜上に形成されたワード線とな
る第一の導電層をゲート電極とし、前記半導体基板中に
設けられた第一の不純物拡散層を前記第一の導電層から
なるゲート電極に対するソース・ドレイン領域およびソ
ース領域に隣接して形成される配線領域とし、前記第一
の導電層上に第二の絶縁膜を介して形成された第一の導
電層をビット線とし、前記第一の不純物拡散層からなる
ドレイン領域と前記第二の導電層からなるヒツト線とは
接続孔を介して電気的に接続されており、前記第一の不
純物拡散層からなるソース領域とそれに隣接して形成さ
れた配線領域とが前記第二の導電層上に表面保護膜とし
て設けられた第三の絶縁膜を介して選択的に形成される
第二の不純物拡散層により選択的に接続されることによ
り情報を記憶するものである。
、半導体基板上に設けられた第一の絶縁膜をゲート絶縁
膜とし、前記第一の絶縁膜上に形成されたワード線とな
る第一の導電層をゲート電極とし、前記半導体基板中に
設けられた第一の不純物拡散層を前記第一の導電層から
なるゲート電極に対するソース・ドレイン領域およびソ
ース領域に隣接して形成される配線領域とし、前記第一
の導電層上に第二の絶縁膜を介して形成された第一の導
電層をビット線とし、前記第一の不純物拡散層からなる
ドレイン領域と前記第二の導電層からなるヒツト線とは
接続孔を介して電気的に接続されており、前記第一の不
純物拡散層からなるソース領域とそれに隣接して形成さ
れた配線領域とが前記第二の導電層上に表面保護膜とし
て設けられた第三の絶縁膜を介して選択的に形成される
第二の不純物拡散層により選択的に接続されることによ
り情報を記憶するものである。
作用
本発明半導体記憶装置は、前記した構成により、製品と
して完成するまでに要する時間を十分に短縮するマスク
ＲＯＭを提供することを可能にするとともに、従来の方
法で作成されたマスクＲＯＭにおいても今までは救済で
きなかった不良を救済することを可能にして歩留まりの
向上が実現できて製品のコストが低減される。
して完成するまでに要する時間を十分に短縮するマスク
ＲＯＭを提供することを可能にするとともに、従来の方
法で作成されたマスクＲＯＭにおいても今までは救済で
きなかった不良を救済することを可能にして歩留まりの
向上が実現できて製品のコストが低減される。
実施例
第１図は本発明のマスクＲＯＭの第１の実施例の平面図
を示すものであり、第２図は第１図に示したＡ−Ａ ’
線に沿う断面図であり、１はＰ型シリコン基板、２は素
子分離領域となるＬＯＧＯ８酸化膜、３はゲート絶縁膜
となる酸化膜、４はトランジスタのゲートを形成するワ
ード線となるボッシリコン層、５は接地電位に固定され
る配線領域となるＮ型不純物拡散層、６はトランジスタ
のドレイン領域となるＮ型不純物拡散層、７はトランジ
スタのソース領域となるＮ型不純物拡散層、８はトラン
ジスタのドレイン領域とビット線とを接続するコンタク
トホール、９はワード線とビット線とを絶縁するための
層間絶縁膜、１０はビット線となるアルミ配線層、１１
は表面保護膜となる酸化膜または酸化膜と窒化膜との積
層膜、１２は表面保護膜を形成した後に記憶する情報に
応じて選択的にトランジスタのソース領域７と接地電位
に固定された配線領域５とを接続するためのＮ型不純物
拡散層である。
を示すものであり、第２図は第１図に示したＡ−Ａ ’
線に沿う断面図であり、１はＰ型シリコン基板、２は素
子分離領域となるＬＯＧＯ８酸化膜、３はゲート絶縁膜
となる酸化膜、４はトランジスタのゲートを形成するワ
ード線となるボッシリコン層、５は接地電位に固定され
る配線領域となるＮ型不純物拡散層、６はトランジスタ
のドレイン領域となるＮ型不純物拡散層、７はトランジ
スタのソース領域となるＮ型不純物拡散層、８はトラン
ジスタのドレイン領域とビット線とを接続するコンタク
トホール、９はワード線とビット線とを絶縁するための
層間絶縁膜、１０はビット線となるアルミ配線層、１１
は表面保護膜となる酸化膜または酸化膜と窒化膜との積
層膜、１２は表面保護膜を形成した後に記憶する情報に
応じて選択的にトランジスタのソース領域７と接地電位
に固定された配線領域５とを接続するためのＮ型不純物
拡散層である。
以上のように構成されたこの実施例の半導体記憶装置に
おいて、以下その動作を説明する。
おいて、以下その動作を説明する。
ビット線１０は予め電源電位等の接地電位よりも高い電
位にプリチャージされており、入力されたアドレスに応
じてワード線４が選択されることになる。選択されたワ
ード線４が形成するＮ型トランジスタは、ソース側不純
物拡散層７が選択的に形成されるＮ型不純物拡散層１２
により接地電位であるＮ型不純物拡散層５と接続された
場合にはＯＮ状態となり、ドレイン側不純物拡散層６に
形成されたビット線１０とのコンタクトホール８を介し
てビット線１０はソース側不純物拡散層５へ放電されて
接地電位となる。また、Ｎ型不純物拡散層１２が設けら
れていない場合にはビット線１０は放電されないのでプ
リチャージ電位を保持する。この二状態によって１ビツ
トのデータが記憶される。
位にプリチャージされており、入力されたアドレスに応
じてワード線４が選択されることになる。選択されたワ
ード線４が形成するＮ型トランジスタは、ソース側不純
物拡散層７が選択的に形成されるＮ型不純物拡散層１２
により接地電位であるＮ型不純物拡散層５と接続された
場合にはＯＮ状態となり、ドレイン側不純物拡散層６に
形成されたビット線１０とのコンタクトホール８を介し
てビット線１０はソース側不純物拡散層５へ放電されて
接地電位となる。また、Ｎ型不純物拡散層１２が設けら
れていない場合にはビット線１０は放電されないのでプ
リチャージ電位を保持する。この二状態によって１ビツ
トのデータが記憶される。
以上のようにこの実施例によれば、記憶すべきデータは
、従来の素子製作工程の最終工程である表面保護膜を形
成した後に、その表面保護膜上から注入されるＮ型不純
物拡散層を選択的に形成することによりプログラムされ
るので、予め従来の最終工程までの処理を済ませたシリ
コン基板を用意しておけば、Ｎ型不純物拡散層を形成す
る工程を実施するだけで製品として完成させることがで
きるので製作時間を十分に短縮することが可能となる。
、従来の素子製作工程の最終工程である表面保護膜を形
成した後に、その表面保護膜上から注入されるＮ型不純
物拡散層を選択的に形成することによりプログラムされ
るので、予め従来の最終工程までの処理を済ませたシリ
コン基板を用意しておけば、Ｎ型不純物拡散層を形成す
る工程を実施するだけで製品として完成させることがで
きるので製作時間を十分に短縮することが可能となる。
第３図は本発明の第２の実施例における半導体記憶装置
のブロック図を示すものである。第３図において、１３
は選択的に形成するコンタクトホールの有無で情報を記
憶するメモリセルを用いた正規メモリセルアレイ、１４
は正規メモリセルアレイ内のワード線を選択するための
ロウ・デコーダー １５は正規メモリセルアレイ内のビ
ット線を選択するためのコラム・デコーダー、１６およ
び３６は選択的に形成するｎ型不純物拡散層の有無で情
報を記憶する第一の実施例に示したメモリセルを用いた
冗長メモリセルアレイ、１７は選択的に形成するｎ型不
純物拡散層の有無で情報を記憶する第一の実施例に示し
たメモリセルを用いて不良ビットを持つワード線のアド
レスを記憶して正規メモリセルアレイ１３内のワード線
に代えて冗長メモリセルアレイ１６内の冗長ワード線を
選択するための冗長ロウ・デコーダー、１８は選択的に
形成するｎ型不純物拡散層の有無で情報を記憶する第一
の実施例に示したメモリセルを用いて不良ビットを持つ
ビット線のアドレスを記憶して正規メモリセルアレイ１
３内のビット線に代えて冗長メモリセルアレイ３６内の
冗長ビット線を選択するための冗長コラム・デコーダー
である。
のブロック図を示すものである。第３図において、１３
は選択的に形成するコンタクトホールの有無で情報を記
憶するメモリセルを用いた正規メモリセルアレイ、１４
は正規メモリセルアレイ内のワード線を選択するための
ロウ・デコーダー １５は正規メモリセルアレイ内のビ
ット線を選択するためのコラム・デコーダー、１６およ
び３６は選択的に形成するｎ型不純物拡散層の有無で情
報を記憶する第一の実施例に示したメモリセルを用いた
冗長メモリセルアレイ、１７は選択的に形成するｎ型不
純物拡散層の有無で情報を記憶する第一の実施例に示し
たメモリセルを用いて不良ビットを持つワード線のアド
レスを記憶して正規メモリセルアレイ１３内のワード線
に代えて冗長メモリセルアレイ１６内の冗長ワード線を
選択するための冗長ロウ・デコーダー、１８は選択的に
形成するｎ型不純物拡散層の有無で情報を記憶する第一
の実施例に示したメモリセルを用いて不良ビットを持つ
ビット線のアドレスを記憶して正規メモリセルアレイ１
３内のビット線に代えて冗長メモリセルアレイ３６内の
冗長ビット線を選択するための冗長コラム・デコーダー
である。
以上のように構成されたこの実施例の半導体記憶装置に
おいて、以下その動作を説明する。
おいて、以下その動作を説明する。
正規メモリセルアレイ１３に対してはコンタクトホール
形成工程においてコンタクトホール形成用マスクを用い
て記憶する情報に応じて選択的にコンタクトホールを設
けることによりプログラムされる。
形成工程においてコンタクトホール形成用マスクを用い
て記憶する情報に応じて選択的にコンタクトホールを設
けることによりプログラムされる。
そして、外部からアドレスを入力してロウ・デコーダー
１４によってワードｌｌ５ＷＬを選択しコラム・デコー
ダー１５によってビット線ＢＬを選択して情報を読み出
す。しかし、検査において不良ビットが発見された場合
には、冗長メモリセルアレイ１６において不良ビットに
代えて正しいデータをＮ型不純物拡散層の形成の有無に
よりプログラムしておき、冗長ロウ・デコーダー１７に
おいては不良ビットを含むワード線を選択するアドレス
をプログラムしておいて、外部から不良ビットを選択す
るアドレスが入力された場合にはロウ・デコーダー１４
を非活性化して冗長ロウ・デコーダー１７を活性化して
冗長ワード線ＤＷＬを選択するようにして正しいデータ
を読み出す。
１４によってワードｌｌ５ＷＬを選択しコラム・デコー
ダー１５によってビット線ＢＬを選択して情報を読み出
す。しかし、検査において不良ビットが発見された場合
には、冗長メモリセルアレイ１６において不良ビットに
代えて正しいデータをＮ型不純物拡散層の形成の有無に
よりプログラムしておき、冗長ロウ・デコーダー１７に
おいては不良ビットを含むワード線を選択するアドレス
をプログラムしておいて、外部から不良ビットを選択す
るアドレスが入力された場合にはロウ・デコーダー１４
を非活性化して冗長ロウ・デコーダー１７を活性化して
冗長ワード線ＤＷＬを選択するようにして正しいデータ
を読み出す。
同様に検査において不良ビットが発見された場合には、
冗長メモリセルアレイ３６において不良ビットに代えて
正しいデータをＮ型不純物拡散層の形成の有無によりプ
ログラムしておき、冗長コラム・デコーダー１８におい
ては不良ビットを含むビット線を選択するアドレスをプ
ログラムしておいて、外部から不良ビットを選択するア
ドレスが入力された場合にはコラム・デコーダー１５を
非活性化して冗長コラム・デコーダー１８を活性化して
冗長ビット線ＤＢＬを選択するようにして正しいデータ
を読み出す。
冗長メモリセルアレイ３６において不良ビットに代えて
正しいデータをＮ型不純物拡散層の形成の有無によりプ
ログラムしておき、冗長コラム・デコーダー１８におい
ては不良ビットを含むビット線を選択するアドレスをプ
ログラムしておいて、外部から不良ビットを選択するア
ドレスが入力された場合にはコラム・デコーダー１５を
非活性化して冗長コラム・デコーダー１８を活性化して
冗長ビット線ＤＢＬを選択するようにして正しいデータ
を読み出す。
以上のようにこの実施例によれば、コンタクトホールの
有無により情報を記憶した正規メモリセルアレイ内に不
良ビットが存在しても、表面保護膜上から選択的にＮ型
不純物拡散層を形成することで情報を記憶する冗長メモ
リセルアレイと、表面保護膜上から選択的にＮ型不純物
拡散層を形成することで不良ビットを選択するアドレス
を記憶して不良ビットが選択された場合には通常のロウ
・デコーダーもしくはコラム・デコーダーを非活性化し
て正規メモリセルアレイ内のワード線もしくはビット線
に代えて冗長メモリセルアレイ内の冗長ワード線もしく
は冗長ビット線を選択する冗長ロウ・デコーダーと冗長
コラム・デコーダーとを付加して設けることにより、従
来は不良となってしまっていた製品を救済することが可
能となり、製造時の歩留まりを向上させて製品のコスト
を低減することが達成される。
有無により情報を記憶した正規メモリセルアレイ内に不
良ビットが存在しても、表面保護膜上から選択的にＮ型
不純物拡散層を形成することで情報を記憶する冗長メモ
リセルアレイと、表面保護膜上から選択的にＮ型不純物
拡散層を形成することで不良ビットを選択するアドレス
を記憶して不良ビットが選択された場合には通常のロウ
・デコーダーもしくはコラム・デコーダーを非活性化し
て正規メモリセルアレイ内のワード線もしくはビット線
に代えて冗長メモリセルアレイ内の冗長ワード線もしく
は冗長ビット線を選択する冗長ロウ・デコーダーと冗長
コラム・デコーダーとを付加して設けることにより、従
来は不良となってしまっていた製品を救済することが可
能となり、製造時の歩留まりを向上させて製品のコスト
を低減することが達成される。
なお、上述の第一および第二の実施例においては、半導
体基板としてＰ型シリコンを用いたがＰ型でもよいこと
は言うまでもな（、また、この場合にはＮ型不純物拡散
層がＰ型不純物拡散層になるこきは当然である。
体基板としてＰ型シリコンを用いたがＰ型でもよいこと
は言うまでもな（、また、この場合にはＮ型不純物拡散
層がＰ型不純物拡散層になるこきは当然である。
さらに、上述の第二の実施例においては、正規メモリセ
ルアレイを構成するメモリセルとしてコンタクトホール
形成の有無により情報を記憶するものを用いたが、単数
のトランジスタあるいは複数のトランジスタの導通によ
って情報を記憶するメモリセルであってもよいことは言
うまでもない。
ルアレイを構成するメモリセルとしてコンタクトホール
形成の有無により情報を記憶するものを用いたが、単数
のトランジスタあるいは複数のトランジスタの導通によ
って情報を記憶するメモリセルであってもよいことは言
うまでもない。
発明の詳細
な説明したように、本発明によれば、製品として完成す
るまでに要する時間を十分に短縮するマスクＲＯＭを提
供することを可能にするとともに、従来の方法で作成さ
れたマスクＲＯＭにおいても今までは救済できなかった
不良を救済することを可能にして歩留まりの向上が実現
できて製品のコストを低減することができ、その実用的
効果は大きい。
るまでに要する時間を十分に短縮するマスクＲＯＭを提
供することを可能にするとともに、従来の方法で作成さ
れたマスクＲＯＭにおいても今までは救済できなかった
不良を救済することを可能にして歩留まりの向上が実現
できて製品のコストを低減することができ、その実用的
効果は大きい。
第１図は本発明の半導体記憶装置の第１の実施例の平面
図、第２図はその第１図Ａ−Ａ ’線に沿う断面図、第
３図は本発明の半導体記憶装置の第２の実施例のブロッ
ク図、第４図は従来の半導体記憶装置の平面図、第５図
はその第４図Ｂ−Ｂ 線に沿う断面図である。 １．２１・・・・・・Ｐ型シリコン基板、２，２２・・
・・・・素子分離酸化膜、３，２３・・・・・・ゲート
絶縁膜、４．２４・・・・・・ポリシリコン層、５，６
．７，１２゜２５．２６・・・・・・Ｎ型不純物拡散層
、８，２７・・・・・・コンタクトホール、９，２８・
・・・・・層間絶縁膜、１０．２９・・・・・・アルミ
配線層、１１．３０・・・・・・表面保護膜、１３・・
・・・・正規メモリセルアレイ、１４・・・・・・ロウ
・デコーダー １５・・・・・・コラム・デコーダー
１６．３６・・・・・・冗長メモリセルアレイ、１７・
・・・・・冗長ロウ・デコーダー １８・・・・・・冗
長コラム・デコーダー
図、第２図はその第１図Ａ−Ａ ’線に沿う断面図、第
３図は本発明の半導体記憶装置の第２の実施例のブロッ
ク図、第４図は従来の半導体記憶装置の平面図、第５図
はその第４図Ｂ−Ｂ 線に沿う断面図である。 １．２１・・・・・・Ｐ型シリコン基板、２，２２・・
・・・・素子分離酸化膜、３，２３・・・・・・ゲート
絶縁膜、４．２４・・・・・・ポリシリコン層、５，６
．７，１２゜２５．２６・・・・・・Ｎ型不純物拡散層
、８，２７・・・・・・コンタクトホール、９，２８・
・・・・・層間絶縁膜、１０．２９・・・・・・アルミ
配線層、１１．３０・・・・・・表面保護膜、１３・・
・・・・正規メモリセルアレイ、１４・・・・・・ロウ
・デコーダー １５・・・・・・コラム・デコーダー
１６．３６・・・・・・冗長メモリセルアレイ、１７・
・・・・・冗長ロウ・デコーダー １８・・・・・・冗
長コラム・デコーダー
Claims (4)
- （１）半導体基板上に設けられた第一の絶縁膜をゲート
絶縁膜とし、前記第一の絶縁膜上に形成されたワード線
となる第一の導電層をゲート電極とし、前記半導体基板
中に設けられた第一の不純物拡散層を前記第一の導電層
からなるゲート電極に対するソース・ドレイン領域およ
びソース領域に隣接して形成される配線領域とし、前記
第一の導電層上に第二の絶縁膜を介して形成された第二
の導電層をビット線とし、前記第一の不純物拡散層から
なるドレイン領域と前記第二の導電層からなるビット線
とは接続孔を介して電気的に接続されており、前記第一
の不純物拡散層からなるソース領域とそれに隣接して形
成された配線領域とが前記第二の導電層上に表面保護膜
として設けられた第三の絶縁膜を介して選択的に形成さ
れる第二の不純物拡散層により選択的に接続されること
により情報を記憶することを特徴とする半導体記憶装置
。 - （２）半導体基板上に設けられた第一の絶縁膜をゲート
絶縁膜とし、前記第一の絶縁膜上に形成されたワード線
となる第一の導電層をゲート電極とし、前記半導体基板
中に設けられた第一の不純物拡散層を前記第一の導電層
からなるゲート電極に対するソース・ドレイン領域およ
びソース領域に隣接して形成される配線領域とし、前記
第一の導電層上に第二の絶縁膜を介して形成された第二
の導電層をビット線とし、前記第一の不純物拡散層から
なるドレイン領域と前記第二の導電層からなるビット線
とは接続孔を介して電気的に接続されており、前記第一
の不純物拡散層からなるソース領域とそれに隣接して形
成された配線領域とが前記第二の導電層上に表面保護膜
として設けられた第三の絶縁膜を介して選択的に形成さ
れる第二の不純物拡散層により選択的に接続されること
により、正規メモリセルアレイ内の不良箇所のアドレス
情報を冗長用デコーダーに記憶すると共に冗長用メモリ
セルアレイに対して正規メモリセルアレイの情報を記憶
することを特徴とする半導体記憶装置。 - （３）正規メモリセルアレイを形成するメモリセルは、
ビット線とトランジスタのドレイン領域との接続孔の有
無により情報を記憶するものであることを特徴とする請
求項２記載の半導体記憶装置。 - （４）正規メモリセルアレイを形成するメモリセルは、
ワード線をゲート電極とするトランジスタの導通の有無
により情報を記憶するものであることを特徴とする請求
項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180861A JPH0467672A (ja) | 1990-07-09 | 1990-07-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180861A JPH0467672A (ja) | 1990-07-09 | 1990-07-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0467672A true JPH0467672A (ja) | 1992-03-03 |
Family
ID=16090638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180861A Pending JPH0467672A (ja) | 1990-07-09 | 1990-07-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0467672A (ja) |
-
1990
- 1990-07-09 JP JP2180861A patent/JPH0467672A/ja active Pending
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