JPH0467677A - ｐチャンネル横型伝導度変調型ＭＯＳＦＥＴ - Google Patents
ｐチャンネル横型伝導度変調型ＭＯＳＦＥＴInfo
- Publication number
- JPH0467677A JPH0467677A JP18115190A JP18115190A JPH0467677A JP H0467677 A JPH0467677 A JP H0467677A JP 18115190 A JP18115190 A JP 18115190A JP 18115190 A JP18115190 A JP 18115190A JP H0467677 A JPH0467677 A JP H0467677A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｎｐｎバイポーラトランジスタのベース電流
をｐチャネルＭＯＳ Ｆ ＥＴによって供給するｐチャ
ネル横型伝導度変調型ＭＯ５ＦＥＴに関する。
をｐチャネルＭＯＳ Ｆ ＥＴによって供給するｐチャ
ネル横型伝導度変調型ＭＯ５ＦＥＴに関する。
伝導度変調型ＭＯ５ＦＥＴは絶縁ゲート型バイポーラト
ランジスタ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌａｒＴｒａｎｓｉｓｔｏｒ）とも呼ばれるので以下
Ｉ ＧＢＴと記す、ｉｔ力用スイッチング素子としては
、ｎチャネル型Ｉ ＧＢＴが一般に使われる。これはｎ
チャネ７Ｌ［ｌ） 型Ｍｏ５ＦＥｒのコレクタ領域のコ
レクタ側にｐ゛層を付加したものと言うことができる。
ランジスタ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌａｒＴｒａｎｓｉｓｔｏｒ）とも呼ばれるので以下
Ｉ ＧＢＴと記す、ｉｔ力用スイッチング素子としては
、ｎチャネル型Ｉ ＧＢＴが一般に使われる。これはｎ
チャネ７Ｌ［ｌ） 型Ｍｏ５ＦＥｒのコレクタ領域のコ
レクタ側にｐ゛層を付加したものと言うことができる。
しかし近年ｐチャネル型Ｉ ＧＢＴが、制御回路の簡略
化が可能およびインテリジェント化が容易、ｎチャネル
型と同一面積、同コストが可能であることなどの利点が
あるため注目され、開発が盛んに行われている。ｐチャ
ネル横型ＩＧＢＴは、ｎチャモ横型型Ｉ ＧＢＴの導電
型を逆にしたもので、第１図に示すようにｎ型基板によ
り形成されるｎ−層 （第一層）１の上に積層されたｐ
−層（第二層）２の表面部には、間隔を介して選択的に
ｎベース領域としてのｎゝ領域３とバッファ領域として
のｐ゛領域４が形成され、ｎベース領域３の表面部には
ソース領域としてのｐ“領域５が、バッファ領域４の表
面部にはコレクタ領域としてのｎ″領域６がそれぞれ選
択的に形成されている。
化が可能およびインテリジェント化が容易、ｎチャネル
型と同一面積、同コストが可能であることなどの利点が
あるため注目され、開発が盛んに行われている。ｐチャ
ネル横型ＩＧＢＴは、ｎチャモ横型型Ｉ ＧＢＴの導電
型を逆にしたもので、第１図に示すようにｎ型基板によ
り形成されるｎ−層 （第一層）１の上に積層されたｐ
−層（第二層）２の表面部には、間隔を介して選択的に
ｎベース領域としてのｎゝ領域３とバッファ領域として
のｐ゛領域４が形成され、ｎベース領域３の表面部には
ソース領域としてのｐ“領域５が、バッファ領域４の表
面部にはコレクタ領域としてのｎ″領域６がそれぞれ選
択的に形成されている。
１１ベ一ス頭域３のｐ−層２とｐ゛ソース領域５にはさ
まれた部分およびｐ゛ハンファ領域４の９層２とｎ０コ
レクタ顛域６にはさまれた部分の上には、ゲート酸化膜
７を介して多結晶Ｓｉゲート電極８が設けられ、両者の
中間部は表面耐圧構造のフィールドプレー）８１として
厚いフィールド酸化膜７１の上で連結されている。ベー
ス領域３とソス領域５には共通にエミッタ電極９が接触
し、バッファ領域４表面部のｐ゛コンタクト領域４】お
よびコレクタ領域６番こは共通にコレクタ電極１０が接
触している。ゲート電極８とエミッタｉｉｔ掻９．コレ
クタ電極ｌＯとは絶縁ｗｉ１１で絶縁されている。この
素子のエミッタ電極９を接地し、ゲート電極８とコレク
タ電極１０に負の電圧を与えると、ソース領域５．ベー
ス領域３． ｐ−層２およびゲート電極８で構成され
るＭＯＳ Ｆ ＥＴがオンして９〜層２に正孔が流れ込
む、これに対応してｎ゛コレクタ領域６からｐ−層２お
よびｎ−層１に電子の注入が起こり、ｐ−層２およびｎ
−層１では伝導度変調が生じることにより、素子のオン
抵抗が低くなる。さらに、ｎ−層１をベース領域３とｎ
゛埋込領域１２で連結し、またこの素子では、さらに０
層１に接触する基板電極１３をエミッタ電極と接続する
ことによってｎ−層１をエミッタ電極９と同電位にする
ことにより、表面電界を減少させ、高耐圧化を図るリサ
ーフ （ＲＥＳ［ＩＲＦ）構造が採用されている。
まれた部分およびｐ゛ハンファ領域４の９層２とｎ０コ
レクタ顛域６にはさまれた部分の上には、ゲート酸化膜
７を介して多結晶Ｓｉゲート電極８が設けられ、両者の
中間部は表面耐圧構造のフィールドプレー）８１として
厚いフィールド酸化膜７１の上で連結されている。ベー
ス領域３とソス領域５には共通にエミッタ電極９が接触
し、バッファ領域４表面部のｐ゛コンタクト領域４】お
よびコレクタ領域６番こは共通にコレクタ電極１０が接
触している。ゲート電極８とエミッタｉｉｔ掻９．コレ
クタ電極ｌＯとは絶縁ｗｉ１１で絶縁されている。この
素子のエミッタ電極９を接地し、ゲート電極８とコレク
タ電極１０に負の電圧を与えると、ソース領域５．ベー
ス領域３． ｐ−層２およびゲート電極８で構成され
るＭＯＳ Ｆ ＥＴがオンして９〜層２に正孔が流れ込
む、これに対応してｎ゛コレクタ領域６からｐ−層２お
よびｎ−層１に電子の注入が起こり、ｐ−層２およびｎ
−層１では伝導度変調が生じることにより、素子のオン
抵抗が低くなる。さらに、ｎ−層１をベース領域３とｎ
゛埋込領域１２で連結し、またこの素子では、さらに０
層１に接触する基板電極１３をエミッタ電極と接続する
ことによってｎ−層１をエミッタ電極９と同電位にする
ことにより、表面電界を減少させ、高耐圧化を図るリサ
ーフ （ＲＥＳ［ＩＲＦ）構造が採用されている。
第１図に示すようなｐチャネル横型Ｔ ＧＢＴをＬ負荷
でターンオフする際、Ｌ負荷逆起電力によリコレクタ電
極１０に負の高電圧が印加される。この電圧は、リサー
フ構造によりｐ”ｌ１ｉ２とｎ−層１の接合部およびｐ
−層２の表面に逆バイアスの形で加わり、その結果ｐ−
層２の表面に大きな電界が発生する。さらに、ｎ°コレ
クタ領域６． ９層２およびｎ゛埋込領域１２で形成さ
れるｎｐｎ）ランジスタと、ｎ゛コレクタ領域６．ｐ−
層２とよびｎ−層１で形成されるｎｐｎ ｌ−ランジス
タとで一定電流を流し続けようとし、これを電子電流で
受けもつ、高電界印加時の電子の衝撃イオン化率は、正
孔のそれに比べ約１００〜１０００倍大きいため、ｐチ
ャネル横型ＩＧＢＴはｎチャネル横型■ＧＢＴに比べ、
ターンオフ時にアバランシェ破壊を起こしやすい。
でターンオフする際、Ｌ負荷逆起電力によリコレクタ電
極１０に負の高電圧が印加される。この電圧は、リサー
フ構造によりｐ”ｌ１ｉ２とｎ−層１の接合部およびｐ
−層２の表面に逆バイアスの形で加わり、その結果ｐ−
層２の表面に大きな電界が発生する。さらに、ｎ°コレ
クタ領域６． ９層２およびｎ゛埋込領域１２で形成さ
れるｎｐｎ）ランジスタと、ｎ゛コレクタ領域６．ｐ−
層２とよびｎ−層１で形成されるｎｐｎ ｌ−ランジス
タとで一定電流を流し続けようとし、これを電子電流で
受けもつ、高電界印加時の電子の衝撃イオン化率は、正
孔のそれに比べ約１００〜１０００倍大きいため、ｐチ
ャネル横型ＩＧＢＴはｎチャネル横型■ＧＢＴに比べ、
ターンオフ時にアバランシェ破壊を起こしやすい。
第２図はｐチャネル縦型Ｉ ＧＢＴを示し、第１図の横
型Ｉ ＧＢＴの対応する部分と同一の符号が付されてい
る。このＩ ＣＢＴでは、ｐ−層２の比抵抗を４００Ω
１以上に高くし、ターンオフ時での逆起電力を高速にバ
ッファ層４にリーチスルーさせ、最大電界強度を緩和さ
せることでアバランシェ耐量を確保している。実際にｐ
−層２を高比抵抗のエピタキシャル層で形成すると、比
抵抗の再現性およびセルの構造上、高比抵抗化に伴い多
結晶Ｓｉゲート電極８直下のｐ−層２とｎへ〜ス領域３
との間に作り付は空乏層が生し、接合ＦＥＴ効果により
ゲート電極８．コレクタ電極１０に電圧印加しても電流
制限が発生し、コレクタ電極１０にはある電圧以上でな
いと電流が流れないという出力特性が発生する。さらに
表面耐圧構造でフィールド酸化膜７１中に正電荷が存在
すると表面が反転しやすくなり、耐圧低下およびアバラ
ンシェ耐量を低下させる要因があった。、 本発明の目的は、従来の横型あるいは縦型のｐチャネル
Ｉ ＧＢＴの欠点を解消して他の特性を低下させること
なく、Ｌ負荷でのターンオフ時にアバランシェ破壊を起
こしに＜＜シたｐチャネル横型Ｔ ＧＢＴを提供するこ
とにある。
型Ｉ ＧＢＴの対応する部分と同一の符号が付されてい
る。このＩ ＣＢＴでは、ｐ−層２の比抵抗を４００Ω
１以上に高くし、ターンオフ時での逆起電力を高速にバ
ッファ層４にリーチスルーさせ、最大電界強度を緩和さ
せることでアバランシェ耐量を確保している。実際にｐ
−層２を高比抵抗のエピタキシャル層で形成すると、比
抵抗の再現性およびセルの構造上、高比抵抗化に伴い多
結晶Ｓｉゲート電極８直下のｐ−層２とｎへ〜ス領域３
との間に作り付は空乏層が生し、接合ＦＥＴ効果により
ゲート電極８．コレクタ電極１０に電圧印加しても電流
制限が発生し、コレクタ電極１０にはある電圧以上でな
いと電流が流れないという出力特性が発生する。さらに
表面耐圧構造でフィールド酸化膜７１中に正電荷が存在
すると表面が反転しやすくなり、耐圧低下およびアバラ
ンシェ耐量を低下させる要因があった。、 本発明の目的は、従来の横型あるいは縦型のｐチャネル
Ｉ ＧＢＴの欠点を解消して他の特性を低下させること
なく、Ｌ負荷でのターンオフ時にアバランシェ破壊を起
こしに＜＜シたｐチャネル横型Ｔ ＧＢＴを提供するこ
とにある。
上記の目的を達成するために、本発明はｎ型の第一層、
第一層の上に積層されたｐ型の第二層、第二層の表面部
に間隔を介して選択的に形成されたｎ型のベース領域お
よび高不純物濃度のｐ型のバッファ領域、ベース領域の
表面部に選択的に形成されたｐ型のソース領域、バッフ
ァ領域の表面部に選択的に形成されたｎ型のコレクタ領
域、ベース領域と第一層を接続するｎ型の埋込領域、ソ
ース領域と第二層の表面部とにはさまれたベース領域の
表面上に絶縁層を介して形成されたゲート電極、ベース
領域およびソース領域に共通に接続されたエミッタ電極
ならびにバッファ領域およびコレクタ領域に共通に接続
されたコレクタ電極を有するｐチャネル横型Ｉ ＧＢＴ
において、第二層の比抵抗が１００以上であり、第二層
の厚さが１０ｐ以下であるものとする。
第一層の上に積層されたｐ型の第二層、第二層の表面部
に間隔を介して選択的に形成されたｎ型のベース領域お
よび高不純物濃度のｐ型のバッファ領域、ベース領域の
表面部に選択的に形成されたｐ型のソース領域、バッフ
ァ領域の表面部に選択的に形成されたｎ型のコレクタ領
域、ベース領域と第一層を接続するｎ型の埋込領域、ソ
ース領域と第二層の表面部とにはさまれたベース領域の
表面上に絶縁層を介して形成されたゲート電極、ベース
領域およびソース領域に共通に接続されたエミッタ電極
ならびにバッファ領域およびコレクタ領域に共通に接続
されたコレクタ電極を有するｐチャネル横型Ｉ ＧＢＴ
において、第二層の比抵抗が１００以上であり、第二層
の厚さが１０ｐ以下であるものとする。
Ｌ負荷ターンオフ時、横型ｐチャネルＩ ＧＢＴＭＯ３
ＦＥＴは一定を流を流し統けようとする。
ＦＥＴは一定を流を流し統けようとする。
そのため、オン時ｐ型のソース領域と第二層にはさまれ
たｎ型ベース領域をチャフルとするｐチャネルＭＯ３Ｆ
ＥＴから供給されていた正孔のかわりに、オフ時では第
一層、第二層の間の逆バイアスにより第二層に広がる空
乏層によって押し出された正孔でｎｐｎ）ランジスタを
駆動する。よって、第二層の比抵抗を１Ω口以上とし、
その厚さを１０−以下にすることで、第二層中の電圧を
低電圧で受もち、第一層中に空乏層を拡大するようにし
て高電界中を走行する電子が少なくなることによって、
電子のイオン化率を低下できる。
たｎ型ベース領域をチャフルとするｐチャネルＭＯ３Ｆ
ＥＴから供給されていた正孔のかわりに、オフ時では第
一層、第二層の間の逆バイアスにより第二層に広がる空
乏層によって押し出された正孔でｎｐｎ）ランジスタを
駆動する。よって、第二層の比抵抗を１Ω口以上とし、
その厚さを１０−以下にすることで、第二層中の電圧を
低電圧で受もち、第一層中に空乏層を拡大するようにし
て高電界中を走行する電子が少なくなることによって、
電子のイオン化率を低下できる。
本発明の一実施例のｐチャネル横型Ｉ ＧＢＴは、第１
図の構造において、厚さ５５−のｎ−基板１の上に１０
０以上の比抵抗をもち、厚さ１０−以下のｐ−層２を形
成したものである。このようにしてさらにリサーフ構造
を形成するために、ターンオフ時での逆起電力は■４が
一６０Ｖ程度でｐ−層２の表面に空乏層がリーチスルー
し、ｐ−層２はターンオフ時の逆起電力の１７５程度し
か電圧を負担しないために、ｐ−層２中での電子のイオ
ン化率は非常に小さい、残りの電圧はすべてｎ−層１に
空乏層を拡大して電圧を分担する。このｎ−層１は第２
図のｐ−エピタキシャル層２と違い厚みが５倍以上厚い
ので、高電界部分を遭遇する電子の距離が短縮されるこ
とにより、電子のイオン化率はｎ−層１内でも少ないた
めに、ターンオフ時でのアバランシェ破壊を生じに〜く
くなる。さらに、ｐ−層２の比抵抗が第２図の場合のｐ
−エピタキシャル層２に比して低いために、基板の再現
性も良く、フィールド酸化膜下での表面の反転の問題も
なく、接合ＦＥＴ効果も少ない。
図の構造において、厚さ５５−のｎ−基板１の上に１０
０以上の比抵抗をもち、厚さ１０−以下のｐ−層２を形
成したものである。このようにしてさらにリサーフ構造
を形成するために、ターンオフ時での逆起電力は■４が
一６０Ｖ程度でｐ−層２の表面に空乏層がリーチスルー
し、ｐ−層２はターンオフ時の逆起電力の１７５程度し
か電圧を負担しないために、ｐ−層２中での電子のイオ
ン化率は非常に小さい、残りの電圧はすべてｎ−層１に
空乏層を拡大して電圧を分担する。このｎ−層１は第２
図のｐ−エピタキシャル層２と違い厚みが５倍以上厚い
ので、高電界部分を遭遇する電子の距離が短縮されるこ
とにより、電子のイオン化率はｎ−層１内でも少ないた
めに、ターンオフ時でのアバランシェ破壊を生じに〜く
くなる。さらに、ｐ−層２の比抵抗が第２図の場合のｐ
−エピタキシャル層２に比して低いために、基板の再現
性も良く、フィールド酸化膜下での表面の反転の問題も
なく、接合ＦＥＴ効果も少ない。
本発明の効果を確かめるために、本発明の実施例の素子
のほかに比較のためにｐ−層２の比抵抗あるいは厚さを
第１表に示すように変えた素子を作成し、オン電流密度
、コレクタ印加電圧を変えてターンオフアバランシェ破
壊が起こる点を測定した結果を第３図に示す。
のほかに比較のためにｐ−層２の比抵抗あるいは厚さを
第１表に示すように変えた素子を作成し、オン電流密度
、コレクタ印加電圧を変えてターンオフアバランシェ破
壊が起こる点を測定した結果を第３図に示す。
第１表
第３図に点線で記入されているのが実施例の素子のター
ンオフアバランシェ破壊安全動作領域であり、ｐ−層が
比抵抗が１Ω値以上、厚さが１ｎ以下を満足するときに
のみターンオフアバランシェ破壊安全動作領域が拡大す
ることがわかる。
ンオフアバランシェ破壊安全動作領域であり、ｐ−層が
比抵抗が１Ω値以上、厚さが１ｎ以下を満足するときに
のみターンオフアバランシェ破壊安全動作領域が拡大す
ることがわかる。
さらに、プロトンやヘリウム等のイオン注入エネルギー
を閣櫛したり、飛程を考慮して照射部にステンレス鋼マ
スクをマスクにしてｎ−層ｌ中の伝導度変調の密な部分
のライフタイムを低下させることも有効である。これに
より、オン状態にあるｐ−層２で伝導度変調によって発
生した少数キャリアがターンオフ時の逆起電力によって
拡がる空乏層によりｎ−層１に掃き出された場合、再結
合率が増加しアバランシェキャリアの発生が抑制される
ので、ターンオフの高速化と共にアバランシェ破壊が生
じにくくなる。
を閣櫛したり、飛程を考慮して照射部にステンレス鋼マ
スクをマスクにしてｎ−層ｌ中の伝導度変調の密な部分
のライフタイムを低下させることも有効である。これに
より、オン状態にあるｐ−層２で伝導度変調によって発
生した少数キャリアがターンオフ時の逆起電力によって
拡がる空乏層によりｎ−層１に掃き出された場合、再結
合率が増加しアバランシェキャリアの発生が抑制される
ので、ターンオフの高速化と共にアバランシェ破壊が生
じにくくなる。
本発明によれば、ｎベース領域およびコレクタ領域の設
けられるｐ−層の比抵抗を１００以上、厚さを１０μ以
下とすることによりＬ負荷でのタ−ンオフ時に生ずる逆
起電力による空乏層がリサーフ構造でエミッタ電位にあ
るｎ−層に広がるようにして、アバランシェ耐量の大き
いｐチャネル横型Ｉ ＧＢＴが得られた。
けられるｐ−層の比抵抗を１００以上、厚さを１０μ以
下とすることによりＬ負荷でのタ−ンオフ時に生ずる逆
起電力による空乏層がリサーフ構造でエミッタ電位にあ
るｎ−層に広がるようにして、アバランシェ耐量の大き
いｐチャネル横型Ｉ ＧＢＴが得られた。
第１図は本発明の実施されるｐチャネル横型■ＧＢＴの
断面図、第２図はｐチャネル縦型ＩＣ，ＢＴの断面図、
第３図は本発明の実施例および比較例のｐチャネル横型
ＩＧＢＴのターンオフアバランシェ破壊安全動作領域を
示す線図である。 １：第一層（ｎ−層）、２：第二層（ｐ−層）、３；ｎ
ベース領域、４：ｐ゛バツフア領域５：ｐ゛ソース領域
６：ｎ゛コレクタ領域７：ゲート酸化膜、８：ゲート電
極、９：エミッタ電極、１０：コレクタ電極。 代ＪＹ人汁Ｊヱ士 山 口 嶽 第２図
断面図、第２図はｐチャネル縦型ＩＣ，ＢＴの断面図、
第３図は本発明の実施例および比較例のｐチャネル横型
ＩＧＢＴのターンオフアバランシェ破壊安全動作領域を
示す線図である。 １：第一層（ｎ−層）、２：第二層（ｐ−層）、３；ｎ
ベース領域、４：ｐ゛バツフア領域５：ｐ゛ソース領域
６：ｎ゛コレクタ領域７：ゲート酸化膜、８：ゲート電
極、９：エミッタ電極、１０：コレクタ電極。 代ＪＹ人汁Ｊヱ士 山 口 嶽 第２図
Claims (1)
- １）ｎ型の第一層、第一層の上に積層されたｐ型の第二
層、第二層の表面部に間隔を介して形成されたｎ型のベ
ース領域および高不純物濃度のｐ型のバッファ領域、ベ
ース領域の表面部に選択的に形成されたｐ型のソース領
域、バッファ領域の表面部に選択的に形成されたｎ型の
コレクタ領域、ベース領域と第一層を接続するｎ型の埋
込領域、ソース領域と第二層の表面部とにはさまれたベ
ース領域の表面上に絶縁層を介して形成されたゲート電
極、ベース領域およびソース領域に共通に接続されたエ
ミッタ電極ならびにバッファ領域およびコレクタ領域に
共通に接続されたコレクタ電極を有するものにおいて、
第二層の比抵抗が１Ωｃｍ以上であり、第二層の厚さが
１０μｍ以下であることを特徴とするｐチャネル横型伝
導度変調型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18115190A JPH0467677A (ja) | 1990-07-09 | 1990-07-09 | ｐチャンネル横型伝導度変調型ＭＯＳＦＥＴ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18115190A JPH0467677A (ja) | 1990-07-09 | 1990-07-09 | ｐチャンネル横型伝導度変調型ＭＯＳＦＥＴ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0467677A true JPH0467677A (ja) | 1992-03-03 |
Family
ID=16095778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18115190A Pending JPH0467677A (ja) | 1990-07-09 | 1990-07-09 | ｐチャンネル横型伝導度変調型ＭＯＳＦＥＴ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0467677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880704A (en) * | 1993-09-24 | 1999-03-09 | Fujitsu Limited | Three-dimensional image display device and recording device |
-
1990
- 1990-07-09 JP JP18115190A patent/JPH0467677A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880704A (en) * | 1993-09-24 | 1999-03-09 | Fujitsu Limited | Three-dimensional image display device and recording device |
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