JPH0468562A - コード設定回路 - Google Patents
コード設定回路Info
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- JPH0468562A JPH0468562A JP2182034A JP18203490A JPH0468562A JP H0468562 A JPH0468562 A JP H0468562A JP 2182034 A JP2182034 A JP 2182034A JP 18203490 A JP18203490 A JP 18203490A JP H0468562 A JPH0468562 A JP H0468562A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31702—Testing digital circuits including elements other than semiconductor transistors, e.g. biochips, nanofabrics, mems, chips with magnetic elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コード設定回路に関し、特にトリミング用の
導電性薄膜ヒユーズを有するコード設定回路に関する。
導電性薄膜ヒユーズを有するコード設定回路に関する。
最近の集積回路の高性能化及び高集積化に伴い、回路条
件設定の高確度化及び低消費電力化の要望がますます強
くなってきた。集積回路装置において、特にアナロブ回
路等の基準電圧値の設定及び回路電流の設定等は、その
カタログ規格が非常に厳格なために、製造工程中に電圧
値及び、電流値をトリミングすることにり規格内に調整
するための回路を必要としている。このトリミングは一
度製造工程で設定してしまえば固定され、集積回路の応
用動作中は再調整できないので、永久に変化してはいけ
ない性質のものであり、誤動作のない高信頼性の回路が
要求されている。
件設定の高確度化及び低消費電力化の要望がますます強
くなってきた。集積回路装置において、特にアナロブ回
路等の基準電圧値の設定及び回路電流の設定等は、その
カタログ規格が非常に厳格なために、製造工程中に電圧
値及び、電流値をトリミングすることにり規格内に調整
するための回路を必要としている。このトリミングは一
度製造工程で設定してしまえば固定され、集積回路の応
用動作中は再調整できないので、永久に変化してはいけ
ない性質のものであり、誤動作のない高信頼性の回路が
要求されている。
第２図は、従来のコード設定回路の一例の回路図であり
、最高電位■。ｏ＝＋５Ｖと最低電位ＧＮＤ＝ＯＶの間
でトリミングコード設定用回路が３個構成されている場
合である。
、最高電位■。ｏ＝＋５Ｖと最低電位ＧＮＤ＝ＯＶの間
でトリミングコード設定用回路が３個構成されている場
合である。
ＰチャネルＭＯ３）ランジスタＭ６と薄膜抵抗ｄ５から
なるトリミングコード設定用回路図を例に、この回路の
動作を説明する。ＰチャネルＭＯＳ）ランジスタＭ６は
、同じくＰチャネルＭＯ９）ランジスタＭ４とミラー接
続されており、定電流源１で決定される定電流Ｔｏを流
そうとする。すなわち、このＰチャネルＭＯ３Ｉ−ラン
ジスタＭ６と薄膜抵抗Ｒ５により一つのレシオ回路が形
成される。ここで抵抗Ｒ５か切断されていない時点にお
いては、トランジスタＭ６のオン抵抗に比べて抵抗Ｒ５
の抵抗値が小さいために、レシオ回路の出力点すなわち
、トランジスタＭ６と抵抗Ｒ５の節点は、インバータ８
の論理しきい値以上に下がる。従って、インバータ８は
、高レベルを出力する。
なるトリミングコード設定用回路図を例に、この回路の
動作を説明する。ＰチャネルＭＯＳ）ランジスタＭ６は
、同じくＰチャネルＭＯ９）ランジスタＭ４とミラー接
続されており、定電流源１で決定される定電流Ｔｏを流
そうとする。すなわち、このＰチャネルＭＯ３Ｉ−ラン
ジスタＭ６と薄膜抵抗Ｒ５により一つのレシオ回路が形
成される。ここで抵抗Ｒ５か切断されていない時点にお
いては、トランジスタＭ６のオン抵抗に比べて抵抗Ｒ５
の抵抗値が小さいために、レシオ回路の出力点すなわち
、トランジスタＭ６と抵抗Ｒ５の節点は、インバータ８
の論理しきい値以上に下がる。従って、インバータ８は
、高レベルを出力する。
次に抵抗Ｒ５が切断された場合を考える。この場合は、
トランジスタＭ６によってレシオ回路出力は、インバー
タ８の論理しきい値よりも高くなる。従って、インバー
タ８は、低レベルを出力する。
トランジスタＭ６によってレシオ回路出力は、インバー
タ８の論理しきい値よりも高くなる。従って、インバー
タ８は、低レベルを出力する。
つまり、薄膜抵抗を切断するか否かによってトリミング
コードの設定が可能になるわけである。
コードの設定が可能になるわけである。
尚、薄膜の切断は、通常この薄膜抵抗とＰチャネルＭＯ
３）ランジスタの節点からアルミニウム等によるパッド
を取り出し、このパッドを通してテスタ等によるウェハ
ー検査抵抗で切断しようとする薄膜抵抗に電圧を印加し
、電流を流して溶断している。他にレーサーにより所望
の薄膜抵抗な熱的に切断する方法もある。
３）ランジスタの節点からアルミニウム等によるパッド
を取り出し、このパッドを通してテスタ等によるウェハ
ー検査抵抗で切断しようとする薄膜抵抗に電圧を印加し
、電流を流して溶断している。他にレーサーにより所望
の薄膜抵抗な熱的に切断する方法もある。
このように所望の薄膜抵抗を切断する二とによって、ト
リミングコードの設定を行なうわけであるが、このよう
なトリミング回路のコートは、度トリミングしてしまう
とこの回路を用いている半導体集積回路装置が動作して
いる間永久に変化してはいけないものであり、高信頼性
か要求される。
リミングコードの設定を行なうわけであるが、このよう
なトリミング回路のコートは、度トリミングしてしまう
とこの回路を用いている半導体集積回路装置が動作して
いる間永久に変化してはいけないものであり、高信頼性
か要求される。
しかし、薄膜抵抗の切断状態が不完全なものを、完全に
取り除くことがてきないために、使用中の経時変化によ
ってトリミングコードが変化してしまい不良となる場合
が生じていた。
取り除くことがてきないために、使用中の経時変化によ
ってトリミングコードが変化してしまい不良となる場合
が生じていた。
すなわち、従来、薄膜抵抗が切断されない場合、定電流
か流れつつけるため消費電力の間圧がら定電流源の流す
電流をあまり大きくすることができなかった。たとえば
、薄膜抵抗と、レシオ回路を形成するＰチャネルＭＯＳ
トランジスタの流す電流１０μＡとすると、テスト時に
切断部分のリーク電流が１０μＡ以下であれば良品とな
ってしまう。その後経時変化によってリーク電流が１０
μＡを超えると、即座にインバータ出力が変化し不良と
なってしまうわけである。
か流れつつけるため消費電力の間圧がら定電流源の流す
電流をあまり大きくすることができなかった。たとえば
、薄膜抵抗と、レシオ回路を形成するＰチャネルＭＯＳ
トランジスタの流す電流１０μＡとすると、テスト時に
切断部分のリーク電流が１０μＡ以下であれば良品とな
ってしまう。その後経時変化によってリーク電流が１０
μＡを超えると、即座にインバータ出力が変化し不良と
なってしまうわけである。
このように、従来のトリミングコード設定回路では、切
断不完全な薄膜抵抗のリークに対するマージンが小さい
ためにこのトリミングコード設定用回路を内蔵した半導
体集積回路装置の信頼性を低下させていた。
断不完全な薄膜抵抗のリークに対するマージンが小さい
ためにこのトリミングコード設定用回路を内蔵した半導
体集積回路装置の信頼性を低下させていた。
本発明の目的は、使用中の経時変化によっても、トリミ
ングコードが変化しないコード設定回路を提供すること
にある。
ングコードが変化しないコード設定回路を提供すること
にある。
本発明のコード設定回路は、ソース・ドレイン路が第１
の電源と出力端間に接続されゲートが前記出力端に接続
されているトランジスタと、前記第１の電源と前記出力
端間に設けられた容量と、前記出力端と第２の電源間に
設けられた抵抗とを有することを特徴とする。
の電源と出力端間に接続されゲートが前記出力端に接続
されているトランジスタと、前記第１の電源と前記出力
端間に設けられた容量と、前記出力端と第２の電源間に
設けられた抵抗とを有することを特徴とする。
次に、本発明について図面を用いて説明する、第１（２
Ｉは、本発明の一実施例を示す回路図である。従来例の
場合と同様、最高電位ＶＤＤ−”５Ｖ、最低電位ＧＮＤ
＝Ｏ〜′の間で、トリミングコード設定用回路が３個構
成されている場合である。ここでは、ＰチャネルＭＯＳ
トランジスタＭ２と薄膜抵抗Ｒ２、インバータ２、容量
Ｃ２からなるトリミングコード設定用回路を取り上けて
説明する。ここで容量Ｃ２は、節点１に付く他の寄生容
量に比べて十分大きくする。又トランジスタＭ２のオン
抵抗は、抵抗Ｒ２の抵抗に対して大きく設定する。又、
薄膜抵抗Ｒ２は、多結晶シリコンなどシリコンの拡散工
程で形成される薄膜抵抗の他、アルミニウム等の薄膜に
よっても、切断可能なものであればよい。
Ｉは、本発明の一実施例を示す回路図である。従来例の
場合と同様、最高電位ＶＤＤ−”５Ｖ、最低電位ＧＮＤ
＝Ｏ〜′の間で、トリミングコード設定用回路が３個構
成されている場合である。ここでは、ＰチャネルＭＯＳ
トランジスタＭ２と薄膜抵抗Ｒ２、インバータ２、容量
Ｃ２からなるトリミングコード設定用回路を取り上けて
説明する。ここで容量Ｃ２は、節点１に付く他の寄生容
量に比べて十分大きくする。又トランジスタＭ２のオン
抵抗は、抵抗Ｒ２の抵抗に対して大きく設定する。又、
薄膜抵抗Ｒ２は、多結晶シリコンなどシリコンの拡散工
程で形成される薄膜抵抗の他、アルミニウム等の薄膜に
よっても、切断可能なものであればよい。
まず抵抗Ｒ２か切断されない場合を考える。電源が投入
された直後、節点１の電位は一瞬、各電位に対する容量
成分の容量分割で決定されるが、他の寄生容量に対して
十分大きな容量Ｃ２がＶ。Ｄとの間に入っているため、
はぼＶＤＤ電位になる。
された直後、節点１の電位は一瞬、各電位に対する容量
成分の容量分割で決定されるが、他の寄生容量に対して
十分大きな容量Ｃ２がＶ。Ｄとの間に入っているため、
はぼＶＤＤ電位になる。
従ってインバータ２は、低レベルを出力し、トランジス
タＭ２がオンする。次に、トランジスタＭ２のオン抵抗
よりも抵抗Ｒ２の抵抗が低いために、節点１の電位は、
Ｇ Ｎ Ｄ近くに下げられる。
タＭ２がオンする。次に、トランジスタＭ２のオン抵抗
よりも抵抗Ｒ２の抵抗が低いために、節点１の電位は、
Ｇ Ｎ Ｄ近くに下げられる。
従って、インバータ２及びインバータ５は、高レベルを
出力する。
出力する。
この時点でトランジスタＭ２は、完全にオフし、節点１
はＧＮＤレベルとなる。つまり、本実施例の回路によれ
ば、抵抗Ｒ２が切断されていない場合でも回路電流は、
流れないため、従来回路のように消費電力を考え、電流
を低くする必要がなくなる。
はＧＮＤレベルとなる。つまり、本実施例の回路によれ
ば、抵抗Ｒ２が切断されていない場合でも回路電流は、
流れないため、従来回路のように消費電力を考え、電流
を低くする必要がなくなる。
次に抵抗Ｒ２が切断された場合を考える。電源投入直後
、前述したように、節点１の電位はほぼＶＤＤ電位とな
る。従って、インバータ２は低レベルを出力し、トラン
ジスタＭ２がオンする。ここで抵抗Ｒ２が切断されてい
るため、節点１は高レベルを推持し、インバータ５は低
レベルを出力しつづける。このように、薄膜抵抗を切断
るか否かによってトリミングコード設定が可能となる。
、前述したように、節点１の電位はほぼＶＤＤ電位とな
る。従って、インバータ２は低レベルを出力し、トラン
ジスタＭ２がオンする。ここで抵抗Ｒ２が切断されてい
るため、節点１は高レベルを推持し、インバータ５は低
レベルを出力しつづける。このように、薄膜抵抗を切断
るか否かによってトリミングコード設定が可能となる。
本発明の回路は、前述のごとく、薄膜抵抗を切断しても
しなくても定常電流が流れないため、薄膜抵抗とレシオ
回路を形成するＰチャネルＭＯＳトランジスタの流す電
流を、従来回路のように低くする必要かなくなる。
しなくても定常電流が流れないため、薄膜抵抗とレシオ
回路を形成するＰチャネルＭＯＳトランジスタの流す電
流を、従来回路のように低くする必要かなくなる。
従って、従来回路では、消費電力を考慮して１０μＡ程
度に設定していたＰチャネルＭＯ３）ランジスタの電流
能力を１ｍＡ程度まで高くすることが可能となる。
度に設定していたＰチャネルＭＯ３）ランジスタの電流
能力を１ｍＡ程度まで高くすることが可能となる。
従来回路で信頼性を低下させていた切断後の薄膜抵抗の
リーフ電流が１ｍＡ以上になることは、まず考えられな
いため本回路によれば経時変化トリミンクコードが変化
する危険性はなくなる。
リーフ電流が１ｍＡ以上になることは、まず考えられな
いため本回路によれば経時変化トリミンクコードが変化
する危険性はなくなる。
以上説明した実施例では、トランジスタＭ２をＰチャネ
ルＭＯＳトランジスタとしたが、本実施例では、Ｎチャ
ネルＭＯ３）−ランジスタを用いて、そのゲートに２段
のインバータを設けることにより同様の効果が得られる
。
ルＭＯＳトランジスタとしたが、本実施例では、Ｎチャ
ネルＭＯ３）−ランジスタを用いて、そのゲートに２段
のインバータを設けることにより同様の効果が得られる
。
以上説明したように本発明は抵抗を切断しても定電電流
が流れなくすることにより、消費電極を考慮して電流を
低くする必要がなくし、電流能力を大きくすることがで
きる。従って、切断後の抵抗のリーク電流が影響しない
ため、経時変化でトリミングコードが変化することがな
くなり、トリミングコード設定を必要とする半導体集積
回路の信頼性が著しく向上する。
が流れなくすることにより、消費電極を考慮して電流を
低くする必要がなくし、電流能力を大きくすることがで
きる。従って、切断後の抵抗のリーク電流が影響しない
ため、経時変化でトリミングコードが変化することがな
くなり、トリミングコード設定を必要とする半導体集積
回路の信頼性が著しく向上する。
第１図は、本発明の一実施例を示す回路図、第２図は、
従来例を示す回路図である。 Ｍ１〜Ｍ７・・・ＰチャネルＭＯＳトランジスタ、Ｒ１
−Ｒ６・・・薄膜抵抗。 千１図
従来例を示す回路図である。 Ｍ１〜Ｍ７・・・ＰチャネルＭＯＳトランジスタ、Ｒ１
−Ｒ６・・・薄膜抵抗。 千１図
Claims (1)
- 【特許請求の範囲】 １、ソース・ドレイン路が第１の電源と出力端間に接続
されゲートが前記出力端に接続されているトランジスタ
と、前記第１の電源と前記出力端間に設けられた容量と
、前記出力端と第２の電源間に設けられた抵抗とを有す
ることを特徴とするコード設定回路。 ２、前記抵抗は切断可能な薄膜抵抗であることを特徴と
する請求項１記載のコード設定回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182034A JPH0468562A (ja) | 1990-07-10 | 1990-07-10 | コード設定回路 |
| US07/727,549 US5153458A (en) | 1990-07-10 | 1991-07-09 | Code setting circuit with fusible thin film resistors |
| EP91306270A EP0466482B1 (en) | 1990-07-10 | 1991-07-10 | Code setting circuit |
| DE69120156T DE69120156T2 (de) | 1990-07-10 | 1991-07-10 | Schaltung zur Programmierung eines Kodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182034A JPH0468562A (ja) | 1990-07-10 | 1990-07-10 | コード設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468562A true JPH0468562A (ja) | 1992-03-04 |
Family
ID=16111181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2182034A Pending JPH0468562A (ja) | 1990-07-10 | 1990-07-10 | コード設定回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5153458A (ja) |
| EP (1) | EP0466482B1 (ja) |
| JP (1) | JPH0468562A (ja) |
| DE (1) | DE69120156T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2707954B2 (ja) * | 1993-09-01 | 1998-02-04 | 日本電気株式会社 | コード設定回路 |
| US5384727A (en) * | 1993-11-08 | 1995-01-24 | Advanced Micro Devices, Inc. | Fuse trimming in plastic package devices |
| US5621184A (en) * | 1995-04-10 | 1997-04-15 | The Ensign-Bickford Company | Programmable electronic timer circuit |
| US5724512A (en) * | 1995-04-17 | 1998-03-03 | Lucent Technologies Inc. | Methods and apparatus for storage and retrieval of name space information in a distributed computing system |
| US5731734A (en) * | 1996-10-07 | 1998-03-24 | Atmel Corporation | Zero power fuse circuit |
| US5912428A (en) * | 1997-06-19 | 1999-06-15 | The Ensign-Bickford Company | Electronic circuitry for timing and delay circuits |
| US5999037A (en) * | 1997-07-31 | 1999-12-07 | International Business Machines Corporation | Circuit for operating a control transistor from a fusible link |
| US6275063B1 (en) * | 1999-08-24 | 2001-08-14 | Micron Technology, Inc. | Method and apparatus for limited reprogrammability of fuse options using one-time programmable elements |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342215A (ja) * | 1986-08-07 | 1988-02-23 | Canon Inc | 電子機器 |
| US4806793A (en) * | 1987-10-02 | 1989-02-21 | Motorola, Inc. | Signature circuit responsive to an input signal |
| US4952823A (en) * | 1989-05-03 | 1990-08-28 | Advanced Micro Devices, Inc. | Bicmos decoder |
-
1990
- 1990-07-10 JP JP2182034A patent/JPH0468562A/ja active Pending
-
1991
- 1991-07-09 US US07/727,549 patent/US5153458A/en not_active Expired - Fee Related
- 1991-07-10 EP EP91306270A patent/EP0466482B1/en not_active Expired - Lifetime
- 1991-07-10 DE DE69120156T patent/DE69120156T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69120156T2 (de) | 1996-10-24 |
| EP0466482B1 (en) | 1996-06-12 |
| EP0466482A3 (en) | 1993-02-24 |
| DE69120156D1 (de) | 1996-07-18 |
| EP0466482A2 (en) | 1992-01-15 |
| US5153458A (en) | 1992-10-06 |
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