JPH0758598B2 - プログラム回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、特にプログラム回路に関す
る。

〔従来の技術〕

近年のメモリ回路は、製造工程上の歩留り向上の目的
で、拡散工程での微細加工技術の改善の他に、回路上で
も、メモリセル部に発生する不良ビット群を、予備に設
けてあるビット群と置き換える回路方式（以下冗長回路
方式と呼ぶ）が提案され、実用化されている。この冗長
回路方式を構成するにあたり、不良ビット群のアドレス
番地を各チップ毎に記憶させる為のプログラム回路が必
要になる。

以下、従来のプログラム回路を説明する。

第５図（ａ），第６図（ａ）は従来のプログラム回路を
示す回路図である。図中、Q₁,Q₂はＮチャネルMOSトラン
ジスタ、Q₃はＰチャネルMOSトランジスタ、N₁,N₂,N₃は
節点、INVはインバータ回路、C₁,C₂,C₃,C₄はMOSトラン
ジスタQ₁,Q₂,Q₃,インバータ回路INVのゲート，ドレイン
容量及びマスクパターン上の配線容量及び回路上付加し
た容量を含めた節点N₁,N₂のV_CC電源,GND電源に対する各
部の静電容量、Ｆは多結晶シリコンで構成したヒューズ
である。

第５図，第６図はヒューズＦの切断前後の回路図であ
り、プログラム回路内の各節点の電位が電源投入後定ま
るまでの動作を第５図（ｂ），第６図（ｂ）を用いて説
明する。

第５図に於いて、ヒューズＦはその抵抗値と、Ｎチャネ
ルMOSトランジスタQ₁のON抵抗の比で定まる節点N₁の電
位が、ＰチャネルMOSトランジスタQ₃,NチャネルMOSトラ
ンジスタQ₂で構成する次段インバータのスレッショルド
電位より十分V_CC側に高くなるように、即ち、一般に数
百Ω以下の低抵抗に設定される。したがって、節点N₁は
V_CC電源の上昇に追従して上昇し、時刻T₅₁でＮチャネル
MOSトランジスタのスレッショルド電位（以下V_TN）と呼
ぶ）に達する。一方、節点N₂は、時刻T₅₁では、Ｐチャ
ネルMOSトランジスタQ₃,NチャネルMOSトランジスタQ₂が
ともにOFF状態であるから、容量C₂,C₃の容量比で定まる
電位で徐々に上昇するが、時刻T₅₁でＮチャネルMOSトラ
ンジスタQ₂がONするとGND電位に向かう。よって、最終
的に、ＮチャネルMOSトランジスタQ₂はON,NチャネルMOS
トランジスタQ₁,PチャネルMOSトランジスタQ₃がOFFにな
り、節点N₁はV_CC電位，節点N₂はGND電位，プログラム回
路の出力である節点N₃は“H"レベルに保たれる。

第６図に於いて、容量C₁,C₂,C₃,C₄の値はC₁≫C₄及びC₃
≫C₂に設定するものとする。即ち、V_CC電源の上昇に伴
い、節点N₂は節点N₁に比べより高い電位で上昇し、時刻
T₆₁でV_TNに達する。すると、ＮチャネルMOSトランジス
タQ₁がONし、節点N₁はGND電位に向かって下降する。時
刻T₆₂でV_CC電位と節点N₁の差電位がＰチャネルMOSトラ
ンジスタのスレッショルド電位（以下|V_TP|と呼ぶ）に
達するとＰチャネルMOSトランジスタQ₃がONし、節点N₂
はV_CC電位に向かって上昇する。よって、最終的に、Ｎ
チャネルMOSトランジスタQ₂はOFF,NチャネルMOSトラン
ジスタQ₁,PチャネルMOSトランジスタQ₃がONになり、節
点N₁はGND電位，節点N₂はV_CC電位，プログラム回路の出
力である節点N₃は“L"レベルに保たれる。

以上より、従来のプログラム回路は、ヒューズＦの切断
情報により、接点N₃の電位が定まりプログラム回路とし
て機能する。

〔発明が解決しようとする問題点〕

上述した従来のプログラム回路は、以下に述べる欠点が
あった。

ヒューズＦはレーザーで切断する為に、製造工程上、レ
ーザー強度のばらつき、レーザー照射位置のずれ等によ
り完全に切断されず、多結晶シリコンが高抵抗で残る場
合がある。この場合、節点N₁の電位は、V_CC電源の上昇
に伴い、高抵抗で残ったヒューズＦの抵抗値と容量C₁,C
₄のCR積で定まる時間で上昇する。したがって、V_CC電源
が、このCR積で定まる時間より速く上昇した場合は、前
述の第６図の説明と同様な動作を行うが、一方、CR積で
定まる時間より遅く上昇した場合には、節点N₁はV_CC電
源に追従して上昇してしまう。よって、節点N₂がV_TNに
達する時刻T₆₁より速く、節点N₁がV_TNに達しＮチャネル
MOSトランジスタQ₂がONし、節点N₂はGND電位に向かう。
即ちヒューズ未切断の情報が保持される。したがって、
ヒューズＦが高抵抗で残った場合、ヒューズ回路の保持
情報がV_CC電源の上昇時間により異なってしまうという
欠点があった。また、節点N₁の容量を数pF,高抵抗で残
ったヒューズ抵抗を数MEGΩとすれば、検査工程でこの
ような不確定なプログラム回路を検査するには数秒程度
の時間が必要となりい、検査時間が長いという欠点があ
った。

〔問題点を解決するための手段〕

本発明のプログラム回路は、抵抗素子の直列接続により
抵抗分割された接続点をゲート入力としソース端子を第
１の電源端子に接続した第１のMOSトランジスタのドレ
イン端子を、ヒューズ素子を形成する抵抗素子を介して
ソース端子を第２の電源端子に接続した第２のMOSトラ
ンジスタのドレイン端子に接続し、かつ、該第２のMOS
トランジスタのドレイン端子に入力端子が接続された第
１のインバータ回路の出力端子を該第２のMOSトランジ
スタのゲート端子及び第２のインバータ回路の入力端子
に接続し、該第２のインバータ回路の出力端子を出力と
して構成することを特徴とする。

〔実施例〕

次に、本発明の第１の実施例を第１図，第２図を参照し
て説明する。

本発明の第１の実施例は、ヒューズＦを従来例では直接
V_CC電源に接続しているのに対し、ＰチャネルMOSトラン
ジスタQ₄を介してV_CC電源に接続し、かつ、ＰチャネルM
OSトランジスタQ₄のゲート端子は抵抗R₁,R₂で抵抗分割
された節点N₄に接続することを構成上の特徴とする。

第１図（ａ），第２図（ａ）はヒューズ切断前後の回路
図であり、プログラム回路内の各節点の電位が電源投入
後、定まるまでの動作を第１図（ｂ），第２図（ｂ）を
用いて説明する。

第１図に於いて、ヒューズＦとＰチャネルMOSトランジ
スタQ₄のON抵抗の和は、ＮチャネルMOSトランジスタQ₁
のON抵抗に比べ小さく、節点N₁の電位が、ＰチャネルMO
SトランジスタQ₃,NチャネルMOSトランジスタQ₂で構成す
る次段のインバータのスレッショルド電位より十分V_CC
側に高く設定されているものとする。また、抵抗R₁,R₂
の抵抗比は、プログラム回路を使用する例えばメモリ回
路の最低動作電源電圧以上では、節点N₄とV_CC電源との
差電位が|V_TP|以上に開く、即ちＰチャネルMOSトランジ
スタQ₄がONするように設定されているものとする。

V_CC電源が上昇すると、まず、第６図の従来例の説明で
述べたように、容量C₁,C₂,C₃,C₄の設定値により、節点N
₂は節点N₁に比べより高い電位で上昇する。時刻T₁₁に於
いて節点N₂がV_TNに達するとＮチャネルMOSトランジスタ
Q₁がONし、節点N₁はGND電位に向かって下降する。時刻T
₁₂に於いて、V_CC電位と節点N₁との差電位が|V_TP|に達す
るとＰチャネルMOSトランジスタQ₃がONし、節点N₂の電
位はV_CC電源に向かって上昇する。時刻T₁₃に於いて節点
N₄とV_CC電源の差電位が|V_TP|に達しＰチャネルMOSトラ
ンジスタQ₄がONすると、ヒューズ抵抗Ｆを介して節点N₁
に電流が流れ込み、節点N₁がV_CC電位に向かって上昇す
る。ここで、ＰチャネルMOSトランジスタQ₄,NチャネルM
OSトランジスタQ₁のON抵抗及びヒューズＦの抵抗値で定
まる接点N₁の電位は、次段のＰチャネルMOSトランジス
タQ₃,NチャネルMOSトランジスタQ₂で構成するインバー
タ回路のスレッショルド電位よりV_CC側に十分高く設定
してあるから、節点N₂はGND電位に向かって下降し、Ｐ
チャネルMOSトランジスタQ₃,Q₄,NチャネルMOSトランジ
スタQ₁,Q₂で構成するフリップフロップの動作により、
節点N₁はV_CC電位，節点N₂はGND電位に安定する。即ち、
プログラム回路出力である節点N₃は“H"レベルになる。

次に第２図に於いて、時刻T₂₂までの動作は、前記ヒュ
ーズ切断前の時刻T₁₂までの動作と同じである。第２図
ではヒューズは切断されているから、節点N₁に電流の流
れ込みはなく、節点N₁はGND電位，節点N₂はV_CC電位で安
定する。即ち、プログラム回路出力である接点N₃は“L"
レベルになる。

以上、本発明の第１の実施例もヒューズＦの切断情報に
より、プログラム回路出力N₃の情報が異なり、プログラ
ム回路として動作する。

本発明の第１の実施例では、仮にヒューズＦが切断時に
数MEGΩ程度の高抵抗で残った場合でも時刻T₂₁で、すで
にＮチャネルMOSトランジスタQ₁がONしているから、時
刻T₂₃でＰチャネルMOSトランジスタQ₄がONしヒューズＦ
を介して電流が流れ込んでも節点N₁は“L"レベルに保た
れ正しく動作する。

次に本発明の第２の実施例を第３図，第４図を参照して
説明する。

第３図（ａ），第４図（ａ）の回路図に示す第２の実施
例は第１の実施例に対し、プログラム回路を構成するMO
Sトランジスタの導通チャネルを変えただけであり、第
２の実施例もプログラム回路として正しく動作すること
は第３図（ｂ），第４図（ｂ）に示した内部節点の波形
より明らかである。尚、第２の実施例に於いても、ヒュ
ーズＦが切断時に数MEGΩ程度の高抵抗で残った場合で
も、時刻T₄₂でＰチャネルMOSトランジスタQ₄がすでにON
しているから、時刻T₄₃でＮチャネルMOSトランジスタQ₁
がONして節点N₁から微少電流が流れても節点N₁は“H"レ
ベルに保たれ、ヒューズ切断時の情報を正しく出力す
る。

〔発明の効果〕

以上説明したように本発明は、従来回路に比べ抵抗素子
２個とトランジスタ１個を追加するだけの簡単な構成に
より、ヒューズ抵抗が高抵抗で残った場合でもプログラ
ム回路として正しく動作するという効果がある。

【図面の簡単な説明】

第１図（ａ），第２図（ａ）は本発明の一実施例の回路
図、第１図（ｂ），第２図（ｂ）は第１図（ａ），第２
図（ａ）の動作を示す特性図、第３図（ａ），第４図
（ａ）は本発明の他の実施例の回路図、第３図（ｂ），
第４図（ｂ）は第３図（ａ），第４図（ａ）の動作を示
す特性図、第５図（ａ），第６図（ａ）は従来例の回路
図、第５図（ｂ），第６図（ｂ）は第５図（ａ），第６
図（ａ）の動作を示す特性図である。 Q₁,Q₂……ＮチャネルMOSトランジスタ、Q₃,Q₄……Ｐチ
ャネルMOSトランジスタ、C₁,C₂,C₃,C₄……容量、INV…
…インバータ回路、Ｆ……ヒューズ、R₁,R₂……抵抗、N
₁,N₂,N₃,N₄……節点。

Claims (1)

【特許請求の範囲】
1. 【請求項１】抵抗素子の直列接続により抵抗分割された
   接続点をゲート入力としソース端子を第１の電源端子に
   接続した第１のMOSトランジスタのドレイン端子を、ヒ
   ューズ素子を形成する抵抗素子を介してソース端子を第
   ２の電源端子に接続した第２のMOSトランジスタのドレ
   イン端子に接続し、かつ、該第２のMOSトランジスタの
   ドレイン端子に入力端子が接続された第１のインバータ
   回路の出力端子を該第２のMOSトランジスタのゲート端
   子及び第２のインバータ回路の入力端子に接続し、該第
   ２のインバータ回路の出力端子を出力とするプログラム
   回路。