JPH0468565A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ スタックド構造を有する半導体装置及びその製造方法に
関し、 トランジスタの相互コンダクタンスを向上させたスタッ
クド構造のＣＭＯＳインバータを有する半導体装置及び
その製造方法を提供することを目的とし、 半導体基板上面に形成した第１の絶縁膜と、前記第１の
絶縁膜内に埋め込まれて形成された第１のゲート電極と
、前記第１のゲート電極上に形成された第１のゲート絶
縁膜と、前記第１のゲート絶縁膜上に形成された真性或
いは一導電型の第１のチャネル領域と、前記第１のチャ
ネル領域の両側に形成された逆導電型の第１のソース領
域及びドレイン領域と、前記第１のチャネル領域、ソー
ス領域及びドレイン領域上面に形成された第２の絶縁膜
と、前記第２の絶縁膜上の真性或いは逆導電型の第２の
チャネル領域の両側に形成された一導電型の第２のソー
ス領域及びドレイン領域と、前記第２のチャネル領域上
に形成された第２のゲート絶縁膜と、前記第２のゲート
絶縁膜上部に形成された第２のゲート電極とを有するよ
うに構成する。

［産業上の利用分野］ 本発明は、スタックド構造を有する半導体装置及びその
製造方法に関する。

〔従来の技術〕

従来のＣＭＯＳインバータは、Ｎチャネル型トランジス
タと、Ｐチャネル型トランジスタとを同一基板平面内に
形成していた。このため、インバータ回路を形成する場
合、少なくともトランジスタ２個分の素子形成面積が必
要であった。この２個のトランジスタであるＮチャネル
型及びＰチャネル型トランジスタを近接させると、ＣＭ
ＯＳインバータに特有のラッチアップ現象等が起きやす
くなるので、素子形成面積を縮小するには限度があった
。

そこで最近Ｎチャネル型トランジスタとＰチャネル型ト
ランジスタのどちらか一方を他方のトランジスタの上部
に重ねて形成する、いわゆるスタックド構造が提案され
ている。

第８図に、提案されているスタックド構造を有するＣＭ
ＯＳインバータを示す。

半導体基板２０１上面にｎ型のソース領域５及びドレイ
ン領域６が形成され、その間にチャネル領域４が形成さ
れている。

チャネル領域４上部にゲート絶縁膜３を介して共通ゲー
ト電極２１２が形成されている。共通ゲート電極２１２
の上部にゲート絶縁膜１１を介してＰ型のソース領域９
及びドレイン領域１０が形成され、その間にチャネル領
域８が形成されている。

このように、提案されているスタックド構造のトランジ
スタによれば、Ｎチャネル型トランジスタとＰチャネル
型トランジスタの一方を他方のトランジスタの上部に重
ねて形成するので、集積度を向上させる効果がある。

［発明が解決しようとする課題］ しかしながら、スタックド構造であっても素子寸法が縮
小すると、従来の平面型構造のトランジスタと同様にゲ
ート電極によるチャネル内の垂直電界が強くなり、キャ
リアの移動度か低下する。

結果としてトランジスタの相互コンダクタンスが低下す
るという問題があった。

本発明の目的は、トランジスタの相互コンタクタンスを
向上させたスタックド構造のＣＭＯＳインバータを有す
る半導体装置及びその製造方法を提供することにある。

［課題を解決するための手段］ 上記目的は、半導体基板上面に形成した第１の絶縁膜と
、前記第１の絶縁膜内に埋め込まれて形成された第１の
ゲート電極と、前記第１のゲート電極上に形成された第
１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成
された真性或いは一導電型の第１のチャネル領域と、前
記第１のチャネル領域の両側に形成された逆導電型の第
１のソース領域及びドレイン領域と、前記第１のチャネ
ル領域、ソース領域及びドレイン領域上面に形成された
第２の絶縁膜と、前記第２の絶縁膜上の真性或いは逆導
電型の第２のチャネル領域の両側に形成された一導電型
の第２のソース領域及びドレイン領域と、前記第２のチ
ャネル領域上に形成された第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上部に形成された第２のゲート電極
とを有することを特徴とする半導体装置によって達成さ
れる。

また、上記目的は、絶縁基板上の第１の半導体層に対し
ほぼ垂直に屹立した第１のゲートｉｓを形成し、前記第
１のゲート電極の両側に第１のゲート絶縁膜を介して第
２の半導体層を形成し、前記第１及び第２の半導体層表
面に第２のゲート絶縁膜を形成し、前記第１のゲート電
極の両側の前記第２の半導体層上に前記第２のゲート絶
縁膜を介して第２のゲート電極と第３のゲート電極をそ
れぞれ形成し、屹立する前記第２の半導体層の一方の側
の斜め方向から、前記第２のゲート電極をマスクとして
イオン注入を行い、第１の半導体層に一導電型のソース
領域を形成し、第２の半導体層の一方の側に一導電型の
ドレイン領域を形成し、屹立する前記第２の半導体層の
他方の側の斜め方向から、イオン注入を行い、第１の半
導体層に逆導電型のソース領域を形成し、第２の半導体
層の他方の側に逆導電型のドレイン領域を形成したこと
を特徴とする半導体装置の製造方法によって達成される
。

［作用］ 本発明によれば、トランジスタの相互コンダクタンスを
向上させたスタックド構造のＣＭＯＳインバータを有す
る半導体装置を実現することができる。

［実施例Ｊ 本発明の第１の実施例によるスタックド構造のＣＭＯＳ
インバータを第１図を用いて説明する。

絶縁基板１上面に形成された絶縁＠　（Ｓ　ｉ　Ｏ□）
１０１内にゲート電極２が埋め込まれて形成されている
。ゲート電極２上にはゲート絶縁膜３が形成されている
。ゲート絶縁ＷＡＢ上にチャネル領域４が形成され、チ
ャネル領域４の両側にｐ型のソース領域５及びドレイン
領域６か形成されている。

チャネル領域４、ｐ型のソース領域５及びドレイン領域
６上面に絶縁膜７が形成されている。絶縁Ｉ！！７上に
ｎ型のソース領域９及びドレイン領域１０か形成され、
その間にチャネル領域８が形成されている。チャネル領
域８上にゲート絶縁ＷＡ１１が形成され、ゲート絶縁膜
１１上部にゲート電極１２か形成されている。

本実施例によるスタックド構造のＣＭＯＳインバータは
、ＮチャネルトランジスタとＰチャネルトランジスタの
それぞれのゲート電極２．１２が双方のチャネル領域４
．８を挟んで対向している。

そのため一方のゲート電極の電界が他方のチャネル領域
のポテンシャルに影響を与える結果、他方のチャネル領
域の反転キャリア量の制御性を改善することかできる。

さらに双方のゲート電極が互いにその効果を強めあい、
かつ反転チャネルの垂直電界を緩和するのでキャリアの
移動度が低下しない。

本発明の第１の実施例によるスタックド構造のＣＭＯＳ
インバータの製造方法を第３図を用いて説明する。

シリコン基板１００上面を熱酸化することにより酸化膜
（ＳｉＯ□）１０１を形成し、絶縁基板１を形成する（
同図（ａ））。

次に、酸化！！！１０１の一部をエツチングし、Ｎチャ
ネルトランジスタ用のゲート形成予定領域１１０を形成
する。次に、絶縁基板１上面からイオン注入を行い、絶
縁基板１の表面にひ素（Ａ　ｓ　）をドーピングする。

このドーピングは、後に拡散により自己整合的にＮチャ
ネルトランジスタのソース領域及びドレイン領域を形成
するためである（同図（ｂ））。

次に、酸化ＪＩＩＯＩ上面及びゲート形成予定領域１１
０に多結晶シリコン２′を堆積する（同図（Ｃ））。

次に、多結晶シリコン２′を酸化膜１０１表面まで研磨
し、ゲート形成予定領域１１０に埋込まれた多結晶シリ
コンのゲート電ｉ＃１２を形成する（同図（ｄ））。

次に、ゲート電極２の表面を熱酸化することにより、ゲ
ート絶縁Ｍ３を形成する（同図（ｅ））。

次に、絶縁基板１上面に多結晶シリコン１１２を堆積す
る（同図（ｆ））。

次に、この多結晶シリコン１１２に対しリングラフィ法
を用いて活性領域を画定する。続いて熱処理を緒すこと
により、多結晶シリコン１１２の結晶粒成長を図るとと
もに、絶縁基板１の表面にドーピングされていたひ素が
拡散し、ソース領域５及びドレイン領域６となる（同図
（ｇ））。

次に、絶縁基板１上部から酸素＜０＞をイオン注入する
ことにより、多結晶シリコン１１２中のソース領域５及
びドレイン領域６上面に絶縁Ｍ７を形成し、チャネル領
域４とＰチャネル用半導体層８′を分離形成する（同図
（ｈ））。

次に、熱酸化により、Ｐチャネル用半導体層８′の表面
にゲート絶縁膜１１を形成する（同図（ｉ））。

次に、絶縁基板上面に多結晶シリコン１２′を堆積する
（同図（ｊ＞）。

次に、多結晶シリコン１２′に対しリングラフィ法を用
いＰチャネルトランジスタ用ゲート電極１２を画定する
（同図（ｋ））。

次に、絶縁基板１上部がら硼素＜Ｂ）をイオン注入する
ことにより、Ｐチャネル用半導体層８′内にチャネル領
域８、Ｐチャネルトランジスタ用ソース領域９及びドレ
イン領域１ｏを形成する（同図（１））。

次に、熱処理を行い、層間絶縁Ｍ１３を堆積した後、コ
ンタクトホールを開口し、各コンタクトホールにＮチャ
ネルトランジスタのソース電極１４及びＰチャネルトラ
ンジスタのソース電極１５を形成し、Ｐチャネルトラン
ジスタとＮチャネルトランジスタ共通のドレイン電極１
６を形成し、本実施例による半導体装置の製造工程を終
了する（同図（ｍ））。

以上のように、本実施例による半導体装置の製造方法を
用いれば、素子面積が小さく、かつ駆動力が大きいＣＭ
ＯＳインバータを有する半導体装置を製造することがで
きる。

本発明の第２の実施例によるスタックド構造のＣＭＯＳ
インバータを第２図を用いて説明する。

絶縁基板１上に、絶縁基板１に対しほぼ垂直に絶縁膜７
が形成されている。

絶縁膜７の側面の一方にチャネル領域４が形成され、チ
ャネル領域４に接して絶縁基板１上にｐ型のソース領域
５が形成されている。チャネル領域４の上部にはＰ型の
ドレイン領域６が形成されている。チャネル領域４表面
上のゲート絶縁膜３を介してゲート電極２が形成されて
いる。

絶縁ＷＡ７の側面の他の一方にはチャネル領域８が形成
されている。チャネル領域８に接して絶縁基板１上にｎ
型のソース領域９が形成されている。

チャネル領域８の上部にはｎ型のドレイン領域１０が形
成されている。チャネル領域８表面上のゲート絶縁膜１
１を介してゲート電極１２か形成されている。

本実施例においてもスタックド構造のＣＭＯＳインバー
タは、ＮチャネルトランジスタとＰチャネルトランジス
タのそれぞれのゲート電極２．１２が双方のチャネル領
域４．８を挟んで対向している。そのため一方のゲート
電極の電界か他方のチャネル領域のポテンシャルに影響
を与える結果、他方のチャネル領域の反転キャリア量の
制御性を改善することができる。さらに双方のゲート電
極が互いにその効果を強めあい、かつ反転チャネルの垂
直電界を緩和するのでキャリアの移動度か低下しない。

この効果は、薄ｇＳＯＩ−ＭＯ３ＦＥＴ或いはゲート絶
縁型静電誘導トランジスタ（ＳＩＴ）に期待されている
効果と同様である。

本発明の第３の実施例によるスタックド構造のＣＭＯＳ
インバータを第４図を用いて説明する。

本実施例は、第１の実施例において説明した半導体装置
において、絶縁膜７とチャネル領域８の間に眉間絶縁膜
１７を形成し、層間絶縁膜１７内であって絶縁膜７上に
第３のゲート電極１８を形成し、第３のゲート電極１８
上部にゲート絶縁膜１９を形成し、ゲート絶縁Ｍ１９上
にチャネル領域８が設けられたことに特徴を有する。

本実施例によるスタックド構造のＣＭＯＳインバータは
、ＮチャネルトランジスタとＰチャネルトランジスタの
それぞれのチャネル領域が、チャネル領域４は２つのゲ
ート電極２と１８で、チャネル領域８は２つのゲート電
Ｉ＃ｌ１８と１２で挾まれている。そのため一方のゲー
ト電極の電界が他方の界面のポテンシャルに影響を与え
て反転キャリア量の制御性を改善する。さらに双方のゲ
ート電極が互いにその効果を強めあい、かつ反転チャネ
ルの垂直電界を緩和するのでキャリアの移動度が低下し
ない。

本発明の第３の実施例によるスタックド構造のＣＭＯＳ
インバータの製造方法を第５図を用いて説明する。

シリコン基板１００上面を熱酸化することにより酸化Ｈ
（Ｓ　ｉ０２　）　１０１　ヲ形成し、絶縁基板１を形
成する（同図（ａ））。

次に、酸化＃１０１の一部をエツチングし、Ｎチャネル
トランジスタ用のゲート形成予定領域１１０を形成する
。（同図（ｂ））。

次に、酸化膜１０１上面及びゲート形成予定領域１１０
に多結晶シリコン２′を堆積する（同図（Ｃ））。

次に、多結晶シリコン２′を酸化膜１０１表面まで研磨
し、ゲート形成予定領域１１０に埋込まれた多結晶シリ
コンのゲート電極２を形成する（同図（ｄ））。

次に、ゲート電極２の表面を熱酸化することにより、ゲ
ート絶縁膜３を形成する（同図（ｅ））。

次に、絶縁基板ｌ上面に多結晶シリコン１１２を堆積す
る。次に、この多結晶シリコン１１２に対しリソグラフ
ィ法を用いて活性領域を画定する（同図（ｆ））。

続いて多結晶シリコン１１２の表面に熱処理を施すこと
により、ゲート絶縁Ｍ７を形成する（同図（ｇ））。

次に、全面に多結晶シリコン１１３を堆積する（同図（
ｈ））。

次に多結晶シリコン１１３をリソグラフィ法によりゲー
ト５ｉｔｓとして画定し、これをマスクとしてＡｓイオ
ンを注入し、多結晶シリコン１１２にソース領域５及び
ドレイン領域６を形成する。

ゲート電極直下にチャネル領＃ｉ４が形成される（同図
（ｉ））。

次に全面に化学気相成長法（ＣＶＤ法）によりシリコン
酸化膜を全面に堆積し、層間絶縁膜１７を形成する（同
図（ｊ））。

次に、基板表面を研磨し、平坦化してポリシリコンゲー
ト電極１８を露出させる（同図（ｋ））。

次にげ−と電極１８の表面を熱酸化し、ゲート絶縁膜１
９を形成する（同図（Ｉ）） 次に全面に多結晶シリコン１１４を堆積する（同図（ｍ
））。

次に、リソグラフィ法にて多結晶シリコン１１４から、
Ｐチャネル用半導体層８′を形成する（同図（ｎ））。

次に、熱酸化により、Ｐチャネル用半導体層８′の表面
にゲート絶縁膜１１を形成する（同図（Ｏ））。

次に、絶縁基板上面に多結晶シリコン１２′を堆積する
（同図＜ｐ））。

次に、多結晶シリコン１２′に対しリングラフィ法を用
いＰチャネルトランジスタ用ゲート電極１２を形成する
。次に、絶縁基板１上部からゲート電極１２をマスクと
して硼素（Ｂ）をイオン注入することにより、Ｐチャネ
ル用半導体層８′内にチャネル領域８、Ｐチャネルトラ
ンジスタ用ソース領域９及びドレイン領域１０を形成す
る（同図（ｑ））。

次に、熱処理を行い、眉間絶縁ＷＡ１３を堆積した後、
コンタクトホールを開口し、各コンタクトホールにＮチ
ャネルトランジスタのソース電極１４及びＰチャネルト
ランジスタのソース電極１５を形成し、Ｐチャネルトラ
ンジスタとＮチャネルトランジスタ共通のドレイン電極
１６を形成し、本実施例による半導体装置の製造工程を
終了する（同図（ｒ））。

上記実施例ではチャネル領域４及びＰチャネル用半導体
層８′を多結晶シリコンとし、熱アニールで結晶粒の拡
大を図ったが、より高いキャリアの移動度を得たいとき
には、多結晶シリコンを堆積後レーザ等のエネルギ線を
用いて溶融−再結晶化を行ってもよい。

以上のように、本実施例による半導体装置の製造方法を
用いれば、素子面積が小さく、かつ駆動力が大きいＣＭ
ＯＳインバータを有する半導体装置を製造することがで
きる。

本発明の第４の実施例によるスタックド構造のＣＭＯＳ
インバータを第６図を用いて説明する。

本実施例は、第２の実施例において説明した半導体装置
において、絶縁膜７とチャネル領域８の間に第３のゲー
ト電極１８を形成し、第３のゲート電極１８とチャネル
領域８とを絶縁する絶縁膜１９を形成したことに特徴を
有する。

本実施例においてもスタックド構造のＣＭＯＳインバー
タは、ＮチャネルトランジスタとＰチャネルトランジス
タのそれぞれのチャネル領域か、チャネル領域４は２つ
のゲート電極２と１８で、チャネル領域８は２つのゲー
ト電極１８と１２で挟まれている。そのため一方のゲー
ト電極の電界が他方の界面のポテンシャルに影響を与え
て反転キャリア量の制御性を改善する。さらに双方のゲ
ート電極が互いにその効果を強めあい、かつ反転チャネ
ルの垂直電界を緩和するのでキャリアの移動度が低下し
ない。この効果は、薄膜ｓｏ　Ｉ　−ＭＯＳＦＥＴ或い
はゲート絶縁型静電誘導トランジスタ（ＳＩＴ）に期待
されている効果と同様である。

本発明の第５の実施例によるスタックド構造のＣＭＯＳ
インバータの製造方法を第７図を用いて説明する。

シリコン基板１００に酸素をイオン注入することにより
酸化ｆｌＪ　（Ｓ　ｉ　Ｏ□）１０１を形成し、酸化Ｍ
２Ｏ３上にシリコン単結晶層１０２を形成し、シリコン
−オン−インシュレータ（Ｓｏｌ）基板１を形成する（
同図（ａ＞）。

リングラフィとエツチングにより、シリコン単結晶層１
０２を二つの分離されたシリコン単結晶領域１１５．１
１６に形成する（同図（ｂ））。

次に、シリコン単結晶領域１１５．１１６の表面に膜厚
が例えば５０ｎｍの熱酸化膜２２を形成する（同図（Ｃ
））。

次に、基板１上面に膜厚が例えば２μｍの多結晶シリコ
ン膜２３を形成し、その上部に膜厚が例えば１μｍのＣ
ＶＤ−シリコン酸化ＷＡ２４を形成する。ＣＶＤ−シリ
コン酸化ＷＡ２４の上部に膜厚が例えば１μｍの多結晶
シリコン膜２５を形成し、その上部に膜厚が例えば１μ
ｍのＣＶＤ−シリコン酸化膜２６を堆積する（同図（ｄ
））。

次にリングラフィとエツチングにより、ＣＶＤ−シリコ
ン酸化膜２６、多結晶シリコン膜２５、ＣＶＤ−シリコ
ン酸化膜２４、多結晶シリコン膜２３を順次はぼ基板に
垂直に屹立するようにパターニングし、ゲート電極２３
′、ＣＶＤ−シリコン酸化！ｌ！２４′、多結晶シリコ
ン層２５′、ＣＶＤ−シリコン酸化膜２６′を形成する
（同図（ｅ））。

次にバターニングされたゲート電極２３′の表面を熱酸
化により、例えば膜厚１５ｎｍのゲート絶縁膜２７を形
成する（同図（ｆ））。

次に異方性エツチングにてシリコン単結晶領域１１５．
１１６上面の熱酸化ＷＡ２２を除去する（同図（ｇ））
。

次に選択エピタキシャル成長法を用いて、シリコン単結
晶領域１１５及び１１６をエピタキシャル成長させる。

エピタキシャル成長は、成長させるシリコン２８がゲー
ト電極２３′上部と多結晶シリコン層２５′間の位置に
達するまで行う。

（同図（ｈ））。

次に等方性エツチングにて、ゲート絶縁膜２７の形成時
に同時に形成された多結晶シリコン！ｇ！２５′及び２
６′の表面の酸化膜を除去する（同図（ｉ））。

その後、さらにシリコン２８の選択エピタキシャル成長
を続ける。このとき、表面酸化膜が除去された多結晶シ
リコン膜２５′からも、単結晶ではないが結晶成長が起
こり、下方から成長してくるシリコン２８と接触する。

結晶成長の上面がＣＶＤ−シリコン酸化膜２６′の上面
を越えないようにエピタキシャル成長を終了させる（同
図（ｊ））。

次に全面にＣＶＤ−シリコン酸化ＷＡ２９を例えば３０
０ｎｍ堆積する（同図（ｋ））。

次にＣＶＤ−シリコン酸化膜２９に異方性エツチングを
施すことにより、多結晶シリコン膜２６′及びシリコン
２８の側壁にのみＣＶＤ−シリコン酸化ＷＡ２９１．２
９２を残存させる（同図（１））。

残存したＣＶＤ−シリコン酸化膜２９１．２９２のうち
、ＣＶＤ−シリコン酸化ＩＩ！２９２のみをリングラフ
ィで選択的に除去する（同図＜ｍ））。

次にＣＶＤ−シリコン酸化Ｈ２６′と２９１をマスクに
してシリコン２８を異方性エツチングし、絶縁層１０１
に達しないうちにエツチングを終了させる（同図（ｎ）
）。

次に、シリコン層の表面を熱酸化し、膜厚１５ｎｍの第
２のゲート絶縁Ｗ！Ａ３０を形成する（同図（Ｑ））。

次に全面に例えば膜厚２０ｎｍの多結晶シリコン３１を
堆積する（同図（ｐ））。

異方性エツチングにおいて、多結晶シリコン３１を第２
のゲート絶縁膜３０の側壁部に残存させ、第２のゲート
電極３１１．３１２とする（同図（ｑ））。

屹立するシリコン層２８の一方の斜め方向から、硼素（
Ｂ）を４０ｋｅＶ、２×１０′！′Ｃｍ−２の条件でイ
オン注入することにより、Ｐチャネルトランジスタのソ
ース領域３２１及びドレイン領域３２２を形成する（同
図（ｒ））。

次に屹立するシリコン層２８のＰチャネル形成領域と反
対側の斜め方向から、ひ素（Ａｓ）を７０ｋｅＶ、４　
Ｘ　１０１′ｃｍ−”の条件でイオン注入することによ
り、ｎチャネルトランジスタのソース領域３３１及びド
レイン領域３３２を形成する。

この状態において、熱処理を施し、注入された不純物の
活性化及び結晶の回復を行う（同図（Ｓ））次に燐カラ
ス（ＰＳＧ）膜を堆積して層間絶縁Ｉ！！３４を形成し
た後、＠極３５〜３７を配線し、スタックド構造の半導
体装置か完成する（同図（ｔ））。

［弁明の効果１ 以上の通り、本発明によれば、ＣＭＯＳインバータをス
タックド構造とし、占有面積の縮小を図りながらも素子
の性能向上か実現でき、集積回路の集積度、性能向上に
寄与する。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるスタ・ラクト構造
ＣＭＯＳインバータを示す図、 第２図は本発明の第２の実施例によるスタ・ｙクト構造
ＣＭＯＳインバータを示す図、 第３図は本発明の第１の実施例によるスタックド構造Ｃ
ＭＯＳインバータの製造方法の工程図、第４図は本発明
の第３の実施例によるスタックド構造ＣＭＯＳインバー
タを示す図、 第５図は本発明の第３の実施例によるスタックド構造Ｃ
ＭＯＳインバータの製造方法の工程図、第６図は本発明
の第４の実施例によるスタックド構造ＣＭＯＳインバー
タを示す図、 第７図は本発明の第５の実施例によるスタ・・ｌクト構
造ＣＭＯＳインバータの製造方法の工程図、第８図は提
案されているスタックド構造のＣＭＯＳインバータを示
す図 である。 図において、 １・・・基板 ２・・・ゲート電極 ２′・・・多結晶シリコン ３・・・ゲート絶縁膜 ４・・・チャネル領域 ５・・・ｎ型のソース領域 ６・・・ｎ型のドレイン領域 ７・・・絶縁膜 ８・・・チャネル領域 ８′・・・Ｐチャネル用半導体層 ９・・・ｐ型のソース領域 １０・・・ｐ型のドレイン領域 １１・・・ゲート絶縁膜 １２・・・ゲート電極 １２′・・・多結晶シリコン １３・・・層間絶縁膜 １４・・・Ｎチャネルトランジスタのソース電極１５・
・・Ｐチャネルトランジスタのソース電極１６・・・共
通ドレイン電極 １７・・・層間絶縁膜 １８・・・ゲートを極 １９・・−ゲート絶縁膜 ２２・・・熱酸化膜 ２３・・・多結晶シリコン膜 ２４・・・ＣＶＤ−シリコン酸化膜 ２５・・・多結晶シリコン膜 ２６・・・ＣＶＤ−シリコン酸化膜 ２３′・・・ゲート電極 ２４′・・・ＣＶＤ−シリコン酸化膜 ２５′・・・多結晶シリコン層 ２６′・・・ＣＶＤ−シリコン酸化膜 ２７・・・ゲート絶縁膜 ２８・・・シリコン ２９・・・ＣＶＤ−シリコン酸化膜 ２９１・・・ＣＶＤ−シリコン酸化膜 ２９２・・・ＣＶＤ−シリコン酸化膜 ３０・・・第２のゲート絶縁膜 ３１・・・多結晶シリコン ３１１・・・第２のゲート電極 ３１２・・・第２のゲート電極 ３２１・・・Ｐ型ソース領域 ３２２・・・Ｐ型ドレイン領域 ３３１・・・ｎ型ソース領域 ３３２・・・ｎ型ドレイン領域 ３４・・・層間絶縁膜 〜３７・・・電極 ０・・・シリコン基板 １・・・酸化膜（ＳｉＯ２） ２・・・シリコン単結晶層 ０・・・ゲート形成予定領域 ２・・・多結晶シリコン ３・・・多結晶シリコン ４・・・多結晶シリコン ５・・・シリコン単結晶領域 ６・・・シリコン単結晶領域 １・・・半導体基板 ２・・・共通ゲート電極

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上面に形成した第１の絶縁膜と、 前記第１の絶縁膜内に埋め込まれて形成された第１のゲ
   ート電極と、 前記第１のゲート電極上に形成された第１のゲート絶縁
   膜と、 前記第１のゲート絶縁膜上に形成された真性或いは一導
   電型の第１のチャネル領域と、 前記第１のチャネル領域の両側に形成された逆導電型の
   第１のソース領域及びドレイン領域と、前記第１のチャ
   ネル領域、ソース領域及びドレイン領域上面に形成され
   た第２の絶縁膜と、前記第２の絶縁膜上の真性或いは逆
   導電型の第２のチャネル領域の両側に形成された一導電
   型の第２のソース領域及びドレイン領域と、 前記第２のチャネル領域上に形成された第２のゲート絶
   縁膜と、 前記第２のゲート絶縁膜上部に形成された第２のゲート
   電極と を有することを特徴とする半導体装置。 ２、絶縁基板上に、前記絶縁基板に対しほぼ垂直に形成
   された第１の絶縁膜と、 前記第１の絶縁膜の側面の一方に形成された真正或いは
   一導電型の第１のチャネル領域と、前記第１のチャネル
   領域に接して前記絶縁基板上に形成された逆導電型の第
   １のソース領域と、前記第１のチャネル領域の上部に形
   成された逆導電型の第１のドレイン領域と、前記第１の
   チャネル領域表面上に形成された第１のゲート絶縁膜と
   、 前記第１のゲート絶縁膜表面上に形成された第１のゲー
   ト電極と、 前記第１の絶縁膜の側面の他の一方に形成された真正或
   いは逆導電型の第２のチャネル領域と、前記第２のチャ
   ネル領域に接して前記絶縁基板上に形成された一導電型
   の第２のソース領域と、前記第２のチャネル領域の上部
   に形成された一導電型の第２のドレイン領域と、 前記第２のチャネル領域表面上に形成された第２のゲー
   ト絶縁膜と、 前記第２のゲート絶縁膜表面上に形成された第２のゲー
   ト電極と を有することを特徴とする半導体装置。 ３、請求項１記載の半導体装置において、 前記第２の絶縁膜上に設けられた第３のゲート電極と、 前記第３のゲート電極と前記第２のチャネル領域の間に
   設けられた第３の絶縁膜と を有することを特徴とする半導体装置。 ４、請求項２記載の半導体装置において、 前記第１の絶縁膜の側面に設けられた第３のゲート電極
   と、 前記第３のゲート電極と前記第２のチャネル領域の間に
   設けられた第３の絶縁膜と を有することを特徴とする半導体装置。 ５、絶縁基板上の第１の半導体層に対しほぼ垂直に屹立
   した第１のゲート電極を形成し、前記第１のゲート電極
   の両側に第１のゲート絶縁膜を介して第２の半導体層を
   形成し、 前記第１及び第２の半導体層表面に第２のゲート絶縁膜
   を形成し、 前記第１のゲート電極の両側の前記第２の半導体層上に
   前記第２のゲート絶縁膜を介して第２のゲート電極と第
   ３のゲート電極をそれぞれ形成し、屹立する前記第２の
   半導体層の一方の側の斜め方向から、前記第２のゲート
   電極をマスクとしてイオン注入を行い、第１の半導体層
   に一導電型のソース領域を形成し、第２の半導体層の一
   方の側に一導電型のドレイン領域を形成し、 屹立する前記第２の半導体層の他方の側の斜め方向から
   、イオン注入を行い、第１の半導体層に逆導電型のソー
   ス領域を形成し、第２の半導体層の他方の側に逆導電型
   のドレイン領域を形成したこと を特徴とする半導体装置の製造方法。