JPH0468616A - Ｃｒｃ計算装置 - Google Patents
Ｃｒｃ計算装置Info
- Publication number
- JPH0468616A JPH0468616A JP2175307A JP17530790A JPH0468616A JP H0468616 A JPH0468616 A JP H0468616A JP 2175307 A JP2175307 A JP 2175307A JP 17530790 A JP17530790 A JP 17530790A JP H0468616 A JPH0468616 A JP H0468616A
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- transmission data
- crc value
- crc
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- Detection And Correction Of Errors (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
二の発明は、例えばデータ通信等の伝送データの伝送時
における誤り検出に用いられる巡回冗長検査ｔｃＲｃ（
Ｃｙｃｌｉｃ ＲｅｄｕｎｄａｎｃＹ Ｃｈｅｃｋ
）ｌ システムに係り、特にその伝送データに付加す
る誤り検出用ＣＲＣ値を算出するＣＲＣ計算装置に関す
る。
における誤り検出に用いられる巡回冗長検査ｔｃＲｃ（
Ｃｙｃｌｉｃ ＲｅｄｕｎｄａｎｃＹ Ｃｈｅｃｋ
）ｌ システムに係り、特にその伝送データに付加す
る誤り検出用ＣＲＣ値を算出するＣＲＣ計算装置に関す
る。
（従来の技術）
一般に、ＣＲＣシステムは、伝送データを高次の多項式
とみなして、これを予め決めておいた生成多項式で割り
、その余りを伝送データ全体のＣＲＣ値として伝送デー
タに付加して送信し、受信側でこの逆の操作を行うこと
により、伝送データの誤りの有無が検査されている。こ
のようなシステムにおけるＣＲＣ値は伝送する全てのデ
ータビットを伝送順に並べた時、最初に伝送されるデー
タビットを多項式の最高次、最後に伝送されるデータビ
ットを多項式の最低次である０次の項とみなし、データ
ビットの内容を多項式の各々の項に対する係数、即ち伝
送ビットが０′の時、係数−〇、伝送ビットが“ｌ“の
時、係数−１とみなし、この多項式を予め決められてい
る生成多項式の最高次の項で乗算した後、当該生成多項
式で除算して、その剰余が伝送データの最後に、その係
数の高次の項から順に並べて生成される。
とみなして、これを予め決めておいた生成多項式で割り
、その余りを伝送データ全体のＣＲＣ値として伝送デー
タに付加して送信し、受信側でこの逆の操作を行うこと
により、伝送データの誤りの有無が検査されている。こ
のようなシステムにおけるＣＲＣ値は伝送する全てのデ
ータビットを伝送順に並べた時、最初に伝送されるデー
タビットを多項式の最高次、最後に伝送されるデータビ
ットを多項式の最低次である０次の項とみなし、データ
ビットの内容を多項式の各々の項に対する係数、即ち伝
送ビットが０′の時、係数−〇、伝送ビットが“ｌ“の
時、係数−１とみなし、この多項式を予め決められてい
る生成多項式の最高次の項で乗算した後、当該生成多項
式で除算して、その剰余が伝送データの最後に、その係
数の高次の項から順に並べて生成される。
例えば１６ビツトのデータが伝送順に
であった時、これからなる多項式をＤ （ｘ）と置く
と 、 Ｄ （ｘ ） Ｍ Ｘ ”十Ｘ ”＋ Ｘ ’°＋
Ｘ ８＋ｘ’ ＋ｘ’ ＋ｘ３＋１ の式が成立する。一方、生成多項式をＧ （ｘ）として
、 Ｇ （ｘ）−ｘ１６＋ｘ１５＋ｘ２．＋１とすると、
Ｇ （ｘ）の最高次の項はｘ１６であるから、これをＤ
（ｘ）に乗算したＤ−（ｘ）がＤ−（ｘ）−Ｄ （ｘ
） ・ｘ１６ −ｘ３１ ＋ｘ２７ ＋ｘ ２６ ＋Ｘ ２４＋ ｘ
２２＋ Ｘ ”＋ ｘ １９＋ ｘ ＋６となり、この
Ｄ”、（ｘ）をＧ （ｘ）で除算した剰余がＣＲＣ値と
なる。ここで、除算はモジュロ２演算である。
と 、 Ｄ （ｘ ） Ｍ Ｘ ”十Ｘ ”＋ Ｘ ’°＋
Ｘ ８＋ｘ’ ＋ｘ’ ＋ｘ３＋１ の式が成立する。一方、生成多項式をＧ （ｘ）として
、 Ｇ （ｘ）−ｘ１６＋ｘ１５＋ｘ２．＋１とすると、
Ｇ （ｘ）の最高次の項はｘ１６であるから、これをＤ
（ｘ）に乗算したＤ−（ｘ）がＤ−（ｘ）−Ｄ （ｘ
） ・ｘ１６ −ｘ３１ ＋ｘ２７ ＋ｘ ２６ ＋Ｘ ２４＋ ｘ
２２＋ Ｘ ”＋ ｘ １９＋ ｘ ＋６となり、この
Ｄ”、（ｘ）をＧ （ｘ）で除算した剰余がＣＲＣ値と
なる。ここで、除算はモジュロ２演算である。
なお、Ｄ−（ｘ）をＧ （ｘ）で除算すると、ＣＲＣ値
は ＣＲＣ−ｘ ”＋ ｘ ”＋ ｘ Ｉ０＋ ｘ ９＋
Ｘ ８＋ｘ６＋ｘ５＋Ｘ’ ＋ｘ’ ＋ｘ２ となる。
は ＣＲＣ−ｘ ”＋ ｘ ”＋ ｘ Ｉ０＋ ｘ ９＋
Ｘ ８＋ｘ６＋ｘ５＋Ｘ’ ＋ｘ’ ＋ｘ２ となる。
このようなＣＲＣ値を生成する従来のＣＲＣ計算装置は
第３図に示すように、伝送データの１６ビツトのデータ
に対応されるシフトレジスタ（Ｘ ｏ ＝ Ｘ ＋、）
ａ〜１ｐ、排他論理和器２、論理和器ＯＲ３及びゲー
ト器ＣＧ＋ 、Ｇ２ ）４が予め決められた生成多項式
に応じて組合せ配置され、上述したように生成多項式に
応じたＣＲＣ値か求められる。
第３図に示すように、伝送データの１６ビツトのデータ
に対応されるシフトレジスタ（Ｘ ｏ ＝ Ｘ ＋、）
ａ〜１ｐ、排他論理和器２、論理和器ＯＲ３及びゲー
ト器ＣＧ＋ 、Ｇ２ ）４が予め決められた生成多項式
に応じて組合せ配置され、上述したように生成多項式に
応じたＣＲＣ値か求められる。
ところが、上記ＣＲＣ計算装置では、生成多項式が変化
した場合、それに対応して組合せ構成を変更させなけれ
ば、正確なＣＲＣ値を求めることが困難なことにより、
柔軟性に欠けるため、その取扱いが面倒であるという問
題を有していた。
した場合、それに対応して組合せ構成を変更させなけれ
ば、正確なＣＲＣ値を求めることが困難なことにより、
柔軟性に欠けるため、その取扱いが面倒であるという問
題を有していた。
（発明が解決しようとする課題）
以上述べたように、従来のＣＲＣ計算装置では生成多項
式が変化した場合、正確なＣＲＣ９ｉを生成することが
困難なために、その取扱いが面倒であるという問題を有
していた。
式が変化した場合、正確なＣＲＣ９ｉを生成することが
困難なために、その取扱いが面倒であるという問題を有
していた。
この発明は上記の事情に鑑みてなされたもので、生成多
項式の変化に容易に対応し得るようにして、柔軟性の向
上を図り、取扱い性の向上を図ったＣＲＣ計算装置を提
供することを目的とする。
項式の変化に容易に対応し得るようにして、柔軟性の向
上を図り、取扱い性の向上を図ったＣＲＣ計算装置を提
供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明は伝送データに付加して当該伝送データの誤り
の有無を検出するのに用いられる伝送データ全体のＣＲ
Ｃ値を算出してなるＣＲＣ計算装置において、１バイト
から成る複数通りのデータの組合わせに対する最高次数
１６次の生成多項式から求めた複数通りの誤り検出用Ｃ
ＲＣ値が格納された記憶手段と、前記伝送データが１バ
イト毎に導かれ、入力した１バイトの伝送データをイン
デックスとして前記記憶手段に格納されたＣＲＣ値を基
に伝送データ全体のＣＲＣ値を算出する演算手段とを備
えて構成したものである。
の有無を検出するのに用いられる伝送データ全体のＣＲ
Ｃ値を算出してなるＣＲＣ計算装置において、１バイト
から成る複数通りのデータの組合わせに対する最高次数
１６次の生成多項式から求めた複数通りの誤り検出用Ｃ
ＲＣ値が格納された記憶手段と、前記伝送データが１バ
イト毎に導かれ、入力した１バイトの伝送データをイン
デックスとして前記記憶手段に格納されたＣＲＣ値を基
に伝送データ全体のＣＲＣ値を算出する演算手段とを備
えて構成したものである。
（作用）
上記構成によれば、伝送データ全体のＣＲＣ値は伝送デ
ータの１バイト分のデータをインチ・ンクスとして、記
憶手段に格納されている１バイトから成る複数通りのデ
ータの組合わせに対する最高次数１６次の生成多項式に
よるＣＲＣ値の中から選択されて、その選択したＣＲＣ
値に基づいて演算手段により算出される。従って、算出
された伝送データ全体のＣＲＣ値は、生成多項式が変化
した場合、記憶手段に格納するＣＲＣ値を可変設定する
だけで、容易に対応することができる。
ータの１バイト分のデータをインチ・ンクスとして、記
憶手段に格納されている１バイトから成る複数通りのデ
ータの組合わせに対する最高次数１６次の生成多項式に
よるＣＲＣ値の中から選択されて、その選択したＣＲＣ
値に基づいて演算手段により算出される。従って、算出
された伝送データ全体のＣＲＣ値は、生成多項式が変化
した場合、記憶手段に格納するＣＲＣ値を可変設定する
だけで、容易に対応することができる。
（実施例）
以下、この発明の実施例について、図面を参照して詳細
に説明する。
に説明する。
第１図はこの発明の一実施例に係るＣＲＣ計算装置を示
すもので、伝送データはシフトレジスタ１０に導かれる
。シフトレジスタ１０には制御器１１が接続され、この
制御器１１には記憶手段、例えば読み田し用記憶メモソ
１２が接続される。
すもので、伝送データはシフトレジスタ１０に導かれる
。シフトレジスタ１０には制御器１１が接続され、この
制御器１１には記憶手段、例えば読み田し用記憶メモソ
１２が接続される。
記憶メモリ１２には２５６通りの１バイトデータの組合
わせに対する最高次数１６次の生成多項式から求めた２
５６通りの誤り検出用ＣＲＣ値が格納されている。
わせに対する最高次数１６次の生成多項式から求めた２
５６通りの誤り検出用ＣＲＣ値が格納されている。
また、制御器１１には第１乃至第３のメモリ１３〜１５
が接続される。第１のメモリ１３は記憶メモリ１２から
のＣＲＣ値の上位バイトが制御器１１を介して入力され
て格納される。第２のメモリ１４は記憶メモリ１２がら
のＣＲＣ値の下位バイトが制御器１１を介して入力され
て格納される。第３のメモリ１５は記憶メモリ１１に格
納された２５６通りのＣＲＣ値を検索するための検索デ
ータが格納される。
が接続される。第１のメモリ１３は記憶メモリ１２から
のＣＲＣ値の上位バイトが制御器１１を介して入力され
て格納される。第２のメモリ１４は記憶メモリ１２がら
のＣＲＣ値の下位バイトが制御器１１を介して入力され
て格納される。第３のメモリ１５は記憶メモリ１１に格
納された２５６通りのＣＲＣ値を検索するための検索デ
ータが格納される。
上記構成により、伝送データはシフトレジスタを介して
１〜ｎデータの伝送データが１バイトづつ制御器１１に
入力される。この制御器１１は第３のメモリ１５の検索
データに基づいて記憶メモリ１２に格納されるＣＲＣ値
を選択して、このＣＲＣ値を基に第２図に示すように、
伝送データ全体のＣＲＣ値の上位バイトＣＲＣＭ２０．
下位バイトＣＲＣＬ２１を算出する。すなわち、制御器
１１は伝送データの１データが入力されると、この１デ
ータをインデックスとして、第３のメモリ１５からの検
索データに基づいて記憶メモリ１２の格納データより、
ＣＲＣＭ′ ２０１及びＣＲＣＬ’ ２１１を検索し
て、そのＣＲＣＭ ’２０１と伝送データの２データと
の排他論理和を取ってＣＲＣＭ２０２を算出する。そし
て、算出したＣＲＣＭ２０２をインデックスとして、制
御器１１は記憶メモリ１２の格納データよりＣＲＣＭ’
２０Ｂ及びＣＲＣＬ’ ２１２を検索して、これら
ＣＲＣＭ’ ２０３及びＣＲＣＬ’２１２と伝送データ
の３データとの排他論理和を取ってＣＲＣＭ２０４を算
出する。そして、さらに、このＣＲＣＭ２０４をインデ
ックスとして、制御器１１は記憶メモリ１２の格納デー
タよりＣＲＣＭ’ ２０５とＣＲＣＬ’ ２１３を
検索して、このＣＲＣＭ’ ２０５とＣＲＣＬ’ ２１
３と伝送データのデータ４との排他論理和を取ってＣＲ
ＣＭ２０６を算出し、これらの処理手順で伝送データの
ｎデータまでを順に処理して、データｎによるＣ ＲＣ
Ｍ ２ Ｏｎを算出する。
１〜ｎデータの伝送データが１バイトづつ制御器１１に
入力される。この制御器１１は第３のメモリ１５の検索
データに基づいて記憶メモリ１２に格納されるＣＲＣ値
を選択して、このＣＲＣ値を基に第２図に示すように、
伝送データ全体のＣＲＣ値の上位バイトＣＲＣＭ２０．
下位バイトＣＲＣＬ２１を算出する。すなわち、制御器
１１は伝送データの１データが入力されると、この１デ
ータをインデックスとして、第３のメモリ１５からの検
索データに基づいて記憶メモリ１２の格納データより、
ＣＲＣＭ′ ２０１及びＣＲＣＬ’ ２１１を検索し
て、そのＣＲＣＭ ’２０１と伝送データの２データと
の排他論理和を取ってＣＲＣＭ２０２を算出する。そし
て、算出したＣＲＣＭ２０２をインデックスとして、制
御器１１は記憶メモリ１２の格納データよりＣＲＣＭ’
２０Ｂ及びＣＲＣＬ’ ２１２を検索して、これら
ＣＲＣＭ’ ２０３及びＣＲＣＬ’２１２と伝送データ
の３データとの排他論理和を取ってＣＲＣＭ２０４を算
出する。そして、さらに、このＣＲＣＭ２０４をインデ
ックスとして、制御器１１は記憶メモリ１２の格納デー
タよりＣＲＣＭ’ ２０５とＣＲＣＬ’ ２１３を
検索して、このＣＲＣＭ’ ２０５とＣＲＣＬ’ ２１
３と伝送データのデータ４との排他論理和を取ってＣＲ
ＣＭ２０６を算出し、これらの処理手順で伝送データの
ｎデータまでを順に処理して、データｎによるＣ ＲＣ
Ｍ ２ Ｏｎを算出する。
次に、データｎによるＣ ＲＣＭ２ Ｏｎをインデック
スとして、制御器１１は記憶メモリ１２の格納データよ
りＣＲＣＭ’ ３０とＣＲＣＬ’ ３１を検索して、こ
れらＣＲＣＬ’ ２１ｎとＣＲＣＭ’３０との排他論理
和を取ってＣＲＣＭ２０を算出し、そのＣＲＣＭ２０を
伝送データ全体のＣＲＣ値の上位バイトとして出力する
と共に、そのＣＲＣＬ’ ３１を下位バイトＣＲＣＬ２
１として出力する。
スとして、制御器１１は記憶メモリ１２の格納データよ
りＣＲＣＭ’ ３０とＣＲＣＬ’ ３１を検索して、こ
れらＣＲＣＬ’ ２１ｎとＣＲＣＭ’３０との排他論理
和を取ってＣＲＣＭ２０を算出し、そのＣＲＣＭ２０を
伝送データ全体のＣＲＣ値の上位バイトとして出力する
と共に、そのＣＲＣＬ’ ３１を下位バイトＣＲＣＬ２
１として出力する。
このように、上記ＣＲＣ計算装置は１バイトから成る２
５６通りのデータの組合わせに対する最高次数１６次の
生成多項式より求めたＣＲＣ値がデータとして格納され
た記憶メモリ１２を備え、伝送データの１バイト分のデ
ータをインデックスとして、記憶メモリ１２の格納デー
タの中から選択したＣＲＣ値に基づいて伝送データ全体
のＣＲＣ値を算出するように構成した。これによれば、
伝送データ全体のＣＲＣ値は、記憶メモリ１２に格納さ
れた１バイトデータの組合わせより求めたＣＲ，Ｃ値を
基に算出されることにより、例えば生成多項式が変化し
た場合、記憶メモリ１２の格納したＣＲＣ値を、その生
成多項式に対応して可変格納するだけの簡単な操作で、
容易に対応することが可能となるために、伝送データに
対するＣＲＣ計算の柔軟性が向上され、従来のものに比
して、その取扱い性の向上が図れる。
５６通りのデータの組合わせに対する最高次数１６次の
生成多項式より求めたＣＲＣ値がデータとして格納され
た記憶メモリ１２を備え、伝送データの１バイト分のデ
ータをインデックスとして、記憶メモリ１２の格納デー
タの中から選択したＣＲＣ値に基づいて伝送データ全体
のＣＲＣ値を算出するように構成した。これによれば、
伝送データ全体のＣＲＣ値は、記憶メモリ１２に格納さ
れた１バイトデータの組合わせより求めたＣＲ，Ｃ値を
基に算出されることにより、例えば生成多項式が変化し
た場合、記憶メモリ１２の格納したＣＲＣ値を、その生
成多項式に対応して可変格納するだけの簡単な操作で、
容易に対応することが可能となるために、伝送データに
対するＣＲＣ計算の柔軟性が向上され、従来のものに比
して、その取扱い性の向上が図れる。
なお、この発明は上記実施例に限ることなく、その他、
この発明の要旨を逸脱しない範囲で種々の変形を実施し
得ることは勿論のことである。
この発明の要旨を逸脱しない範囲で種々の変形を実施し
得ることは勿論のことである。
［発明の効果］
以上詳述したように、この発明によれば、生成多項式の
変化に容易に対応し得るようにして、柔軟性の向上を図
り、取扱い性の向上を図ったＣＲＣ計算装置を提供する
ことができる。
変化に容易に対応し得るようにして、柔軟性の向上を図
り、取扱い性の向上を図ったＣＲＣ計算装置を提供する
ことができる。
第１図はこの発明の一実施例に係るＣＲＣ計算装置を示
すブロック図、第２図は制御器の計算手順を示す図、第
３図は従来のＣＲＣ計算装買を示すブロック図である。 １０・・・シフトレジスタ、１１・・・制御器、１２・
・・記憶メモリ、１３〜１５・・・第１乃至第３のメモ
リ。
すブロック図、第２図は制御器の計算手順を示す図、第
３図は従来のＣＲＣ計算装買を示すブロック図である。 １０・・・シフトレジスタ、１１・・・制御器、１２・
・・記憶メモリ、１３〜１５・・・第１乃至第３のメモ
リ。
Claims (1)
- 【特許請求の範囲】 伝送データに付加して当該伝送データの誤りの有無を検
出するのに用いられる伝送データ全体のＣＲＣ値を算出
してなるＣＲＣ計算装置において、 １バイトから成る複数通りのデータの組合わせに対する
最高次数１６次の生成多項式から求めた複数通りの誤り
検出用のＣＲＣ値が格納された記憶手段と、 前記伝送データが１バイト毎に導かれ、入力した１バイ
トの伝送データをインデックスとして前記記憶手段に格
納されたＣＲＣ値を基に伝送データ全体のＣＲＣ値を算
出する演算手段とを具備したことを特徴とするＣＲＣ計
算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175307A JPH0468616A (ja) | 1990-07-04 | 1990-07-04 | Ｃｒｃ計算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2175307A JPH0468616A (ja) | 1990-07-04 | 1990-07-04 | Ｃｒｃ計算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468616A true JPH0468616A (ja) | 1992-03-04 |
Family
ID=15993810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2175307A Pending JPH0468616A (ja) | 1990-07-04 | 1990-07-04 | Ｃｒｃ計算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020087822A (ko) * | 2001-05-16 | 2002-11-23 | 손승일 | 입력 파라미터의 사용한 가변 길이의 crc-10 계산 및 검증블록 회로 |
| JP2012043230A (ja) * | 2010-08-19 | 2012-03-01 | Toshiba Corp | 冗長化制御システム、及びその演算データの伝送方法 |
-
1990
- 1990-07-04 JP JP2175307A patent/JPH0468616A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020087822A (ko) * | 2001-05-16 | 2002-11-23 | 손승일 | 입력 파라미터의 사용한 가변 길이의 crc-10 계산 및 검증블록 회로 |
| JP2012043230A (ja) * | 2010-08-19 | 2012-03-01 | Toshiba Corp | 冗長化制御システム、及びその演算データの伝送方法 |
| CN102375409A (zh) * | 2010-08-19 | 2012-03-14 | 株式会社东芝 | 冗余化控制系统及其运算数据的传送方法 |
| US8762788B2 (en) | 2010-08-19 | 2014-06-24 | Kabushiki Kaisha Toshiba | Redundancy control system and method of transmitting computational data thereof for detection of transmission errors and failure diagnosis |
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