JPH0468714B2 - - Google Patents
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- JPH0468714B2 JPH0468714B2 JP60245114A JP24511485A JPH0468714B2 JP H0468714 B2 JPH0468714 B2 JP H0468714B2 JP 60245114 A JP60245114 A JP 60245114A JP 24511485 A JP24511485 A JP 24511485A JP H0468714 B2 JPH0468714 B2 JP H0468714B2
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- Japan
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- clock
- signal
- column
- row
- row address
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミツクランダムアクセスメ
モリ装置に関し、特にスタチツクコラム型ダイナ
ミツクランダムアクセスメモリの低消費電力化に
関するものである。
モリ装置に関し、特にスタチツクコラム型ダイナ
ミツクランダムアクセスメモリの低消費電力化に
関するものである。
近年、ダイナミツクランダムアクセスメモリ
（以下DRAMと記す）の高速化の要求が高まつて
いる。この要求に応える一つ手段として、例えば
日経エレクトロニクス誌（1983、９−12号
PP.153−174に記載されたスタチツクコラム型の
DRAMが考案されている。
（以下DRAMと記す）の高速化の要求が高まつて
いる。この要求に応える一つ手段として、例えば
日経エレクトロニクス誌（1983、９−12号
PP.153−174に記載されたスタチツクコラム型の
DRAMが考案されている。
スタチツクコラム型DRAMは行アドレススト
ローブ信号（以下信号と記する）で行アド
レスをチツプ内にラツチすると、その１行に対し
ては列アドレスを与えるだけでスタチツクRAM
と同じように高速アクセルすることが可能な
DRAMであり、通常のDRAMに必要であつた列
アドレスストローブ信号（以下信号と記す
る）は必要ではない。このため、スタチツクコラ
ム型DRAMの列系回路は、信号が“Ｌ”に
なることによつて開始された行系回路の一連の動
作が終了した後、自動的に活性化される。また使
用上のタイミング規制を緩和するため、一旦
RAS信号が“Ｌ”になつて一連のメモリ動作が
開始されると動作途中で信号を“Ｈ”にし
てもメモリ動作は完了するように構成されている
のが一般的である。
ローブ信号（以下信号と記する）で行アド
レスをチツプ内にラツチすると、その１行に対し
ては列アドレスを与えるだけでスタチツクRAM
と同じように高速アクセルすることが可能な
DRAMであり、通常のDRAMに必要であつた列
アドレスストローブ信号（以下信号と記す
る）は必要ではない。このため、スタチツクコラ
ム型DRAMの列系回路は、信号が“Ｌ”に
なることによつて開始された行系回路の一連の動
作が終了した後、自動的に活性化される。また使
用上のタイミング規制を緩和するため、一旦
RAS信号が“Ｌ”になつて一連のメモリ動作が
開始されると動作途中で信号を“Ｈ”にし
てもメモリ動作は完了するように構成されている
のが一般的である。
従来のスタチツクコラム型DRAMの構成を示
すブロツク図を第３図に示す。図において、１は
複数のマトリクス状に配置されたメモリセルMC
からなるメモリセルアレイ、２はワード線WLを
選択するためのローデコーダ、３はローアドレス
バツフア、４はビツト線BLに続出されたメモリ
セルの情報を増幅するセンスアンプ、５は入、出
力（Ｉ／Ｏ）ゲート、６はコラムデコーダ、７は
コラムアドレスバツフア、８はデータ出力バツフ
ア、９はデータ入力バツフア、１０は行タイミン
グ制御回路、１１は書込み制御回路、２１はイン
バータ、２２はORゲートである。なお、、
WE、信号は外部から入力される制御信号で、
RAS信号は上述のように行アドレスストローブ
信号、信号、信号はそれぞれ書込み信号、
チツプセレクト信号である。またφRASは内部
RASクロツク、φRAはローアドレスバツフア３
にローアドレスをラツチさせるためのクロツク、
φWLはローデコーダ２で選択されたワード線を
活性化するクロツク、φSAはセンスアンプ４を
活性化するクロツク、φREFはリフレツシユ動作
中であることを示すクロツク、φCEはコラム系
の回路を活性化するクロツク、φWRは書込み制
御クロツク、φWCは書込み動作中であることを
示すクロツク、φOEは出力制御クロツクである。
すブロツク図を第３図に示す。図において、１は
複数のマトリクス状に配置されたメモリセルMC
からなるメモリセルアレイ、２はワード線WLを
選択するためのローデコーダ、３はローアドレス
バツフア、４はビツト線BLに続出されたメモリ
セルの情報を増幅するセンスアンプ、５は入、出
力（Ｉ／Ｏ）ゲート、６はコラムデコーダ、７は
コラムアドレスバツフア、８はデータ出力バツフ
ア、９はデータ入力バツフア、１０は行タイミン
グ制御回路、１１は書込み制御回路、２１はイン
バータ、２２はORゲートである。なお、、
WE、信号は外部から入力される制御信号で、
RAS信号は上述のように行アドレスストローブ
信号、信号、信号はそれぞれ書込み信号、
チツプセレクト信号である。またφRASは内部
RASクロツク、φRAはローアドレスバツフア３
にローアドレスをラツチさせるためのクロツク、
φWLはローデコーダ２で選択されたワード線を
活性化するクロツク、φSAはセンスアンプ４を
活性化するクロツク、φREFはリフレツシユ動作
中であることを示すクロツク、φCEはコラム系
の回路を活性化するクロツク、φWRは書込み制
御クロツク、φWCは書込み動作中であることを
示すクロツク、φOEは出力制御クロツクである。
次に動作について第４図のタイミング図を用い
て説明する。時間t1において、信号が“Ｌ”
になると、クロツクφRASに続いてφREFとφRA
が“Ｈ”になり、ローアドレスがローアドレスバ
ツフア３にラツチされ、ローアドレスデコーダ２
によるデコードが終了した後、クロツクφWLが
“Ｈ”となつてローアドレスで指定されたワード
線が活性化される。そして選択されたワード線に
接続されたメモリセルの情報がビツト線BLに続
出されるとクロツクφSAが“Ｈ”になつてセン
スアンプ４がこの情報のリフレツシユを開始す
る。時間t2でリフレツシユが終了するとクロツク
φREFが“Ｌ”になり、これと同時にクロツク
φCEが“Ｈ”となる。ここで、第３図に示した
ようにクロツクφRASは信号の反転信号と
クロツクφREFとφWCとのORになつているの
で、一旦クロツクφREFが“Ｈ”になれば、第４
図の実線の波形で示したようにt2よりも早い時間
で信号を“Ｈ”にしても以上のリフレツシ
ユ動作は正常に終了する。また信号を第４
図の破線の波形で示したように時間t2を過ぎてt3
まで“Ｌ”に保持すれば、時間t2からt3までの間
に、信号を与えることによつてリードライ
トのメモリ動作を行なうことができる（図には示
していない）。
て説明する。時間t1において、信号が“Ｌ”
になると、クロツクφRASに続いてφREFとφRA
が“Ｈ”になり、ローアドレスがローアドレスバ
ツフア３にラツチされ、ローアドレスデコーダ２
によるデコードが終了した後、クロツクφWLが
“Ｈ”となつてローアドレスで指定されたワード
線が活性化される。そして選択されたワード線に
接続されたメモリセルの情報がビツト線BLに続
出されるとクロツクφSAが“Ｈ”になつてセン
スアンプ４がこの情報のリフレツシユを開始す
る。時間t2でリフレツシユが終了するとクロツク
φREFが“Ｌ”になり、これと同時にクロツク
φCEが“Ｈ”となる。ここで、第３図に示した
ようにクロツクφRASは信号の反転信号と
クロツクφREFとφWCとのORになつているの
で、一旦クロツクφREFが“Ｈ”になれば、第４
図の実線の波形で示したようにt2よりも早い時間
で信号を“Ｈ”にしても以上のリフレツシ
ユ動作は正常に終了する。また信号を第４
図の破線の波形で示したように時間t2を過ぎてt3
まで“Ｌ”に保持すれば、時間t2からt3までの間
に、信号を与えることによつてリードライ
トのメモリ動作を行なうことができる（図には示
していない）。
ところが、従来のダイナミツクランダムアクセ
スメモリ装置の構成ではコラム系の回路を活性化
するクロツクφCEがリフレツシユ動作の終了を
示すφREFを立下りによつてトリガされるので、
リフレツシユのみが行なわれコラム系の回路を動
作させる必要のないオンリーリフレツシユ
サイクルにおいてもクロツクφCEが“Ｈ”状態
となる期間が存在し、この期間にコラム系の回路
で不必要な電力が消費されてしまうという問題点
があつた。
スメモリ装置の構成ではコラム系の回路を活性化
するクロツクφCEがリフレツシユ動作の終了を
示すφREFを立下りによつてトリガされるので、
リフレツシユのみが行なわれコラム系の回路を動
作させる必要のないオンリーリフレツシユ
サイクルにおいてもクロツクφCEが“Ｈ”状態
となる期間が存在し、この期間にコラム系の回路
で不必要な電力が消費されてしまうという問題点
があつた。
この発明は上記のような問題点を解消するため
になされたもので、RASオンリーリフレツシユ
サイクルで不必要な電力が消費されることのない
低消費電力のダイナミツクランダムアクセスメモ
リ装置を得ることを目的としている。
になされたもので、RASオンリーリフレツシユ
サイクルで不必要な電力が消費されることのない
低消費電力のダイナミツクランダムアクセスメモ
リ装置を得ることを目的としている。
この発明に係るダイナミツクランダムアクセス
メモリ装置は、タイミング制御回路にリフレツシ
ユサイクルの終了を示すクロツクと信号と
のANDによつてトリガされ、コラム系回路を活
性化するクロツクを作成するＲ−Ｓフリツプフロ
ツプを設けたものである。
メモリ装置は、タイミング制御回路にリフレツシ
ユサイクルの終了を示すクロツクと信号と
のANDによつてトリガされ、コラム系回路を活
性化するクロツクを作成するＲ−Ｓフリツプフロ
ツプを設けたものである。
この発明においては、コラム系回路活性化クロ
ツクはリフレツシユサイクルの終了を示すクロツ
クと反転信号とのANDによつてトリガされ
るＲ−Ｓフリツプフロツプにより発生されるから
RAS信号をリフレツシユ動作終了前に“Ｈ”に
することによつてそのサイクルがオンリー
リフレツシユサイクルであることが示され、この
サイクルではコラム系の回路は活性化されない。
ツクはリフレツシユサイクルの終了を示すクロツ
クと反転信号とのANDによつてトリガされ
るＲ−Ｓフリツプフロツプにより発生されるから
RAS信号をリフレツシユ動作終了前に“Ｈ”に
することによつてそのサイクルがオンリー
リフレツシユサイクルであることが示され、この
サイクルではコラム系の回路は活性化されない。
〔実施例〕
以下、この発明の一実施例を図について説明す
る。第１図は本発明の一実施例によるスタチツク
コラム型のダイナミツクランダムアクセスメモリ
装置のブロツク図であり、図において、１〜１
２，２１，２２は先に説明した従来例のものと同
じものである。１３はRSフリツプフロツプで、
リフレツシユ動作の終了を示すクロツクφERと
RASの反転信号RASとのANDでセツトされ、ク
ロツクφRASの反転信号でリセツトされる。また
２３は上記クロツクφERとRAS信号とのANDを
とるANDゲート、２４はクロツクφRASを反転
するインバータである。なお２０は上記１０〜１
３，２１〜２４により構成されたタイミング制御
回路であり、リフレツシユ動作完了時点で行アド
レスストローブ信号が取り除かれていればメモリ
動作を終了し、リフレツシユ動作完了時点で行ア
ドレスストローブ信号が与えられていれば、リー
ドあるいはライトのメモリ動作を続行するように
行系、列系回路を制御するクロツクを発生するも
のである。
る。第１図は本発明の一実施例によるスタチツク
コラム型のダイナミツクランダムアクセスメモリ
装置のブロツク図であり、図において、１〜１
２，２１，２２は先に説明した従来例のものと同
じものである。１３はRSフリツプフロツプで、
リフレツシユ動作の終了を示すクロツクφERと
RASの反転信号RASとのANDでセツトされ、ク
ロツクφRASの反転信号でリセツトされる。また
２３は上記クロツクφERとRAS信号とのANDを
とるANDゲート、２４はクロツクφRASを反転
するインバータである。なお２０は上記１０〜１
３，２１〜２４により構成されたタイミング制御
回路であり、リフレツシユ動作完了時点で行アド
レスストローブ信号が取り除かれていればメモリ
動作を終了し、リフレツシユ動作完了時点で行ア
ドレスストローブ信号が与えられていれば、リー
ドあるいはライトのメモリ動作を続行するように
行系、列系回路を制御するクロツクを発生するも
のである。
次に動作について第２図のタイミング図を用い
て説明する。時間t1において、信号が“Ｌ”
になつてから、センスアンプ４を活性化するクロ
ツクφSAが“Ｈ”になるまでは従来例の動作と
同様である。センスアンプ４がリフレツシユを時
間t2で終了すると、クロツクφERが“Ｈ”とな
り、これによつてクロツクφREFが“Ｌ”にな
る。
て説明する。時間t1において、信号が“Ｌ”
になつてから、センスアンプ４を活性化するクロ
ツクφSAが“Ｈ”になるまでは従来例の動作と
同様である。センスアンプ４がリフレツシユを時
間t2で終了すると、クロツクφERが“Ｈ”とな
り、これによつてクロツクφREFが“Ｌ”にな
る。
ここで第２図の実線の波形で示したように、
RAS信号が時間t1とt2の間で“Ｈ”になつていれ
ば、クロツクφCEを出力するRSフリツプフロツ
プ１３をセツトする信号は出力されず、φCEは
“Ｌ”を保つたままクロツクφRASが“Ｌ”にな
りメモリ動作を終了する。また、第２図破線の波
形で示したように信号を時間t2を過ぎてt3ま
で“Ｌ”に保持すれば時間t2においてRSフリツ
プフロツプ１３がトリガされてクロツクφCEが
“Ｈ”になり、時間t2からt3の間でリードライト
のメモリ動作が可能になる。従つて、リフレツシ
ユ動作だけを目的としたRASオンリーリフレツ
シユサイクルでは信号を時間t2以前に“Ｈ”
にすることによつてコラム系回路を活性化するこ
となくサイクルを終了することができ、従来、
RASオンリーリフレツシユサイクルで無駄に消
費されていた電力をなくすることができる効果が
ある。
RAS信号が時間t1とt2の間で“Ｈ”になつていれ
ば、クロツクφCEを出力するRSフリツプフロツ
プ１３をセツトする信号は出力されず、φCEは
“Ｌ”を保つたままクロツクφRASが“Ｌ”にな
りメモリ動作を終了する。また、第２図破線の波
形で示したように信号を時間t2を過ぎてt3ま
で“Ｌ”に保持すれば時間t2においてRSフリツ
プフロツプ１３がトリガされてクロツクφCEが
“Ｈ”になり、時間t2からt3の間でリードライト
のメモリ動作が可能になる。従つて、リフレツシ
ユ動作だけを目的としたRASオンリーリフレツ
シユサイクルでは信号を時間t2以前に“Ｈ”
にすることによつてコラム系回路を活性化するこ
となくサイクルを終了することができ、従来、
RASオンリーリフレツシユサイクルで無駄に消
費されていた電力をなくすることができる効果が
ある。
以上のように、この発明に係るダイナミツクラ
ンダムアクセスメモリ装置によれば、DRAMを
リフレツシユ動作終了時にアドレスストローブ信
号が取り除かれていれば、メモリ動作を終了し、
コラム系回路を活性化しないように構成したの
で、リフレツシユサイクルでの消費電力が小さい
ものが得られる効果がある。
ンダムアクセスメモリ装置によれば、DRAMを
リフレツシユ動作終了時にアドレスストローブ信
号が取り除かれていれば、メモリ動作を終了し、
コラム系回路を活性化しないように構成したの
で、リフレツシユサイクルでの消費電力が小さい
ものが得られる効果がある。
第１図はこの発明の一実施例によるスタチツク
コラム型のダイナミツクランダムアクセスメモリ
装置のブロツク図、第２図は第１図のDRAMの
動作を説明するためのタイミング図、第３図は従
来のスタチツクコラム型DRAMのブロツク図、
第４図は第３図のDRAMの動作を説明するため
のタイミング図である。 １……メモリセルアレイ、２……ローデコー
ダ、３……ローアドレスバツフア、４……センス
アンプ、５……入、出力ゲート、６……コラムデ
コーダ、７……コラムアドレスバツフア、８……
データ出力バツフア、９……データ入力バツフ
ア、１０……行タイミング制御回路、１１……書
込み制御回路、１２……出力制御回路、１３……
RSフリツプフロツプ、２０……タイミング制御
回路。なお図中同一符号は同一又は相当部分を示
す。
コラム型のダイナミツクランダムアクセスメモリ
装置のブロツク図、第２図は第１図のDRAMの
動作を説明するためのタイミング図、第３図は従
来のスタチツクコラム型DRAMのブロツク図、
第４図は第３図のDRAMの動作を説明するため
のタイミング図である。 １……メモリセルアレイ、２……ローデコー
ダ、３……ローアドレスバツフア、４……センス
アンプ、５……入、出力ゲート、６……コラムデ
コーダ、７……コラムアドレスバツフア、８……
データ出力バツフア、９……データ入力バツフ
ア、１０……行タイミング制御回路、１１……書
込み制御回路、１２……出力制御回路、１３……
RSフリツプフロツプ、２０……タイミング制御
回路。なお図中同一符号は同一又は相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ 行アドレスストローブ信号が与えられること
によつてメモリ動作を開始し、メモリ動作のうち
選択されたメモリセルの情報を増幅・再書込みす
るリフレツシユ動作は前記行アドレスストローブ
信号によつて一旦開始されるとその動作途中で行
アドレスストローブ信号が取り除かれても完了す
るよう構成されたスタチツクコラム型のダイナミ
ツクランダムアクセスメモリ装置において、 メモリ装置本体の行系回路を活性化するための
クロツクを作成する行タイミング制御回路と、該
行タイミング制御回路により作成されるリフレツ
シユ動作終了信号と行アドレスストローブ信号ま
たはその反転信号との論理積信号によりトリガさ
れメモリ装置本体の列系回路を活性化させる列系
回路活性化クロツクを作成するＲ−Ｓフリツプフ
ロツプとを有し、 上記リフレツシユ動作完了時点で行アドレスス
トローブ信号が取り除かれていれば列系回路を活
性化することなくメモリ動作を終了し、上記リフ
レツシユ動作完了時点で行アドレスストローブ信
号が与えられ続けていれば列系回路を活性化して
リードあるいはライトのメモリ動作を続行するよ
うに行系、列系回路を制御するクロツクを発生す
るタイミング制御回路を備えたことを特徴とする
ダイナミツクランダムアクセスメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245114A JPS62103898A (ja) | 1985-10-31 | 1985-10-31 | ダイナミツクランダムアクセスメモリ装置 |
| DE19863634760 DE3634760A1 (de) | 1985-10-31 | 1986-10-11 | Dynamische direktzugriffspeichervorrichtung |
| US07/328,814 US4901282A (en) | 1985-10-31 | 1989-03-24 | Power efficient static-column DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245114A JPS62103898A (ja) | 1985-10-31 | 1985-10-31 | ダイナミツクランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62103898A JPS62103898A (ja) | 1987-05-14 |
| JPH0468714B2 true JPH0468714B2 (ja) | 1992-11-04 |
Family
ID=17128827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245114A Granted JPS62103898A (ja) | 1985-10-31 | 1985-10-31 | ダイナミツクランダムアクセスメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4901282A (ja) |
| JP (1) | JPS62103898A (ja) |
| DE (1) | DE3634760A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2011518C (en) * | 1989-04-25 | 1993-04-20 | Ronald N. Fortino | Distributed cache dram chip and control method |
| KR950010142B1 (ko) * | 1992-07-04 | 1995-09-07 | 현대전자산업주식회사 | 라이트 인에이블 (we) 버퍼 보호 회로 |
| KR0164359B1 (ko) * | 1995-09-06 | 1999-02-18 | 김광호 | 싸이클시간을 감소시키기 위한 반도체 메모리 장치 |
| US6209071B1 (en) * | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| US6035371A (en) * | 1997-05-28 | 2000-03-07 | 3Com Corporation | Method and apparatus for addressing a static random access memory device based on signals for addressing a dynamic memory access device |
| US6263448B1 (en) | 1997-10-10 | 2001-07-17 | Rambus Inc. | Power control system for synchronous memory device |
| US8149643B2 (en) * | 2008-10-23 | 2012-04-03 | Cypress Semiconductor Corporation | Memory device and method |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2516124C2 (de) * | 1975-04-12 | 1983-03-03 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Datenspeicherschaltung |
| US4142233A (en) * | 1975-10-30 | 1979-02-27 | Tokyo Shibaura Electric Co., Ltd. | Refreshing system for dynamic memory |
| US4207618A (en) * | 1978-06-26 | 1980-06-10 | Texas Instruments Incorporated | On-chip refresh for dynamic memory |
| US4203159A (en) * | 1978-10-05 | 1980-05-13 | Wanlass Frank M | Pseudostatic electronic memory |
| JPS55105891A (en) * | 1979-01-30 | 1980-08-13 | Sharp Corp | Refresh system for dynamic memory |
| JPS55132595A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Semiconductor circuit |
| FR2474227A1 (fr) * | 1980-01-17 | 1981-07-24 | Cii Honeywell Bull | Procede de rafraichissement pour banc de memoire a circuit " mos " et sequenceur correspondant |
| DE3009872C2 (de) * | 1980-03-14 | 1984-05-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Regenerieren von in einem dynamischen MOS-Speicher gespeicherten Daten unter Berücksichtigung von Schreib- und Lesezyklen und Schaltungsanordnung zur Durchführung des Verfahrens |
| JPS58155596A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| US4672583A (en) * | 1983-06-15 | 1987-06-09 | Nec Corporation | Dynamic random access memory device provided with test circuit for internal refresh circuit |
| US4631701A (en) * | 1983-10-31 | 1986-12-23 | Ncr Corporation | Dynamic random access memory refresh control system |
| JPH0787034B2 (ja) * | 1984-05-07 | 1995-09-20 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4725945A (en) * | 1984-09-18 | 1988-02-16 | International Business Machines Corp. | Distributed cache in dynamic rams |
| JPS61214298A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | 誤り訂正機能を備えた半導体記憶装置 |
| US4701843A (en) * | 1985-04-01 | 1987-10-20 | Ncr Corporation | Refresh system for a page addressable memory |
-
1985
- 1985-10-31 JP JP60245114A patent/JPS62103898A/ja active Granted
-
1986
- 1986-10-11 DE DE19863634760 patent/DE3634760A1/de active Granted
-
1989
- 1989-03-24 US US07/328,814 patent/US4901282A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3634760A1 (de) | 1987-05-14 |
| US4901282A (en) | 1990-02-13 |
| DE3634760C2 (ja) | 1990-07-05 |
| JPS62103898A (ja) | 1987-05-14 |
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