JPH0468719B2 - - Google Patents

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JPH0468719B2
JPH0468719B2 JP61136838A JP13683886A JPH0468719B2 JP H0468719 B2 JPH0468719 B2 JP H0468719B2 JP 61136838 A JP61136838 A JP 61136838A JP 13683886 A JP13683886 A JP 13683886A JP H0468719 B2 JPH0468719 B2 JP H0468719B2
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JP
Japan
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test
memory cell
memory
spare
signal
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JP61136838A
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English (en)
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JPS62293598A (ja
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Shinji Saito
Sumio Tanaka
Shigeru Atsumi
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Priority to US07/059,970 priority patent/US4860260A/en
Priority to EP87108508A priority patent/EP0249903B1/en
Priority to DE8787108508T priority patent/DE3778973D1/de
Publication of JPS62293598A publication Critical patent/JPS62293598A/ja
Publication of JPH0468719B2 publication Critical patent/JPH0468719B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置に係り、特に冗長度を
有する半導体記憶装置に関する。
（従来の技術） 半導体記憶装置の製造歩留りを向上する技法と
して、冗長技術が知られている。この冗長技術に
は、半導体チツプ上に形成された多結晶ポリシリ
コンからなるヒユーズ素子をレーザービーム等に
より溶断して半永久的にデータを書き込む方法
や、紫外線消去・再書込み可能な読出し専用メモ
リ（EPROM）を用いた方法等がある。第５図は
冗長度を有する半導体記憶装置の従来の一例とし
てEPORM集積回路の回路ブロツクの一部を示し
ている。このメモリは、メモリセルアレイを有す
る本体メモリ１と、この本体メモリ１とビツト線
BL…を共有し、不良救済用の予備メモリセルを
有する予備メモリ２と、行アドレス信号ARをデ
コードして上記本体メモリ１のワード線WLを選
択する行デコーダ３と、前記予備メモリ２のワー
ド線SWLを選択する予備デコーダ４と、列アド
レス信号Acをデコードして上記各メモリ１，２
のビツト線BLを選択する列デコーダ５と、この
列デコーダ５により選択されたビツト線BLにメ
モリセルから読み出されている信号を検知増幅す
るセンスアンプ６と、このセンスアンプ６の出力
データを外部に出力する出力バツフア７と、前記
行アドレス信号ARにより本体メモリ１内の不良
メモリセルに接続されている不良行ワード線が選
択されたとき（つまり、不良アドレスが指定され
たとき）を検知し、本体メモリ１に代えて予備メ
モリ２のワード線SWLを選択するように切換え
るために前記予備デコーダ４を選択する不良アド
レス検知回路８とからなる。この例では、説明を
簡単にするために行方向にのみ予備メモリセルを
備えた場合を示したが、さらに列方向にも予備メ
モリセルを備える場合もある。
上記メモリにおいて、本体メモリ１内の正常な
メモリセルが選択された場合には、不良アドレス
検知回路８は予備デコーダ４の選択・非選択を制
御するための予備行イネーブル信号SPE出力を非
選択状態にし、行デコーダ３の選択・非選択を制
御するための行デコーダイネーブル信号RDEを
選択状態にしている。したがつて、このときには
予備デコーダ４および予備メモリ２は選択され
ず、行デコーダ３により本体メモリ１の所定のワ
ード線WLが選択され、この選択ワード線に接続
されている本体メモリセルの情報がビツト線BL
に出力され、列デコーダ５により選択された所定
のビツト線のみの信号がセンスアンプ６に入力し
て“１”または“０”の二進データに変換された
のち出力バツフア７を経て外部に出力データ
Doutとして出力される。
これに対して、本体メモリ１内の不良行が選択
された場合には、不良アドレス検知回路８は予備
行イネーブル信号SPE出力を選択状態にし、予備
行が複数本設けられているものとすればどれか１
本を選び、行デコーダイネーブル信号RDE出力
を非選択状態にしている。したがつて、このとき
行デコーダ３および本体メモリ１は選択されず、
予備デコーダ４により予備メモリ２の所定のワー
ド線が選択され、この選択ワード線に接続されて
いる予備メモリセルの情報がビツト線BLに出力
され、前述したような正常なメモリセルが選択さ
れた場合と同様に上記ビツト線の情報が列デコー
ダ５、センスアンプ６、出力バツフア７を経て二
進データとして外部に出力される。
前記不良アドレス検知回路８は、たとえば第６
図に示すような基本回路を有している。即ち、駆
動用のＮチヤネルMOSトランジスタ１２〜１６
と負荷用のＰチヤネルMOSトランジスタ１７と
によりノア回路を構成しており、上記各Ｎチヤネ
ルトランジスタ１２〜１６のドレインとノア回路
の出力ノード（前記Ｐチヤネルトランジスタ１７
のドレイン）との間には各対応してヒユーズ素子
１８〜２２が挿入されている。このヒユーズ素子
は、たとえば多結晶シリコンを用いたものが知ら
れている。そして、上記Ｎチヤネルトランジスタ
１２〜１６の各ゲートには、行アドレス信号AR
の各ビツト信号A0〜Aoの相補信号A0，0，A1，
Ａ1，…oが入力している。
上記不良アドレス検知回路８の基本回路におい
て、初期状態ではヒユーズ素子１８〜２２それぞ
れは切断されていない。そして、Ｎチヤネルトラ
ンジスタ１２〜１６の各ゲートには前記相補信号
が入力しているので、ノア回路出力である予備行
イネーブル信号SPEiは低電位レベルになつてお
り、予備デコーダ４は選択されない。このとき、
行デコーダイネーブル信号RDEは高電位レベル
になつて行デコーダ３は選択されている。
なお、前記予備メモリ２に予備行が複数本設け
られている場合には、第６図に示したような不良
アドレス検知回路の基本回路が複数個設けられ、
それぞれの出力SPEi（ｉ＝１〜ｍ）が第７図に示
すようにノア回路２３により論理和がとられて行
デコーダイネーブル信号RDEになり、予備デコ
ーダ４は上記出力SPEiに各対応して予備メモリ
２のワード線選択信号SPWLiを出力する。
次に、上記メモリの製造段階で本体メモリ１内
に不良行が発生していたことが検出された場合に
不良行を予備行に置き換えて救済する方法を説明
する。この説明を簡単にするために、行アドレス
信号ARが２ビツトA0，A1の場合について考え
る。この場合、不良アドレス検知回路８の基本回
路としては、第６図に示した基本回路におけるＮ
チヤネルトランジスタ１２〜１５、ヒユーズ素子
１８〜２１、Ｐチヤネルトランジスタ１７からな
る４入力ノア回路となる。いま、行アドレス信号
A0，A1が（１、０）のときに選択される本体メ
モリ１内の行が不良行であつた場合、上記（１、
０）に対応するアドレスビツトA0，1が入力す
るトランジスタ１２，１５に接続されているヒユ
ーズ素子１８，２１をレーザービーム等により溶
断して切断しておく。行アドレス信号A0，A1の
選択する行数は４本（22本）あり、A0，A1の組
合せは（０、０）、（０、１）、（１、０）、（１、
１）であり、このうち（１、０）が上述したよう
に不良行に対応する不良アドレスである。そし
て、不良アドレス以外の組合せ、つまり（０、
０）、（０、１）、（１、１）の場合は、Ｎチヤルト
ランジスタ１３，１４の一方もしくは両方がオン
状態になつてノア回路の出力SPEiは低電位にな
つているので、予備メモリ２の予備行は非選択状
態、本体メモリ１が選択状態になつている。
これに対して、行アドレス信号A0，A1が不良
行を選択する（１、０）の場合は、Ｎチヤネルト
ランジスタ１３，１４は共にオフ状態であり、し
かも、このときオン状態になつているＮチヤネル
トランジスタ１２，１５のドレイン側のヒユーズ
素子１８，２１は前述したように切断されている
ので、ノア回路の出力SPEiは高電位になり、予
備メモリ２内の予備行が選択状態、本体メモリ１
が非選択状態になる。
上記のような方法により不良アドレスの本体メ
モリセルを予備メモリセルに切換えて不良チツプ
を救済することが可能となる。
ところで、上記したようにヒユーズ素子をレー
ザービーム等で溶断して不良チツプを救済する方
法では、半導体ウエハの製造後にウエハ上の各チ
ツプの機能動作を最初にテストする時、本体メモ
リ１内の不良行以外のメモリセルに対する動作確
認は可能である。しかし、予備メモリ２に対して
は上記最初のテスト（初期テスト）の段階では動
作確認することができず、不良救済のためのヒユ
ーズ溶断が行なわれた後に再び機能テストを行な
うことによつてしか予備行の選択およびその動作
確認を行なうことができない。
ここで、ウエハ上のチツプに対する一般的なテ
ストシーケンスのフローを第８図に示し、テスト
フローを簡単に説明する。先ず、ウエハが出来上
つた時にチツプの機能テストを行なう。このテス
トの項目としては、たとえば動作電流、待機時電
流、メモリアクセス時間、電源電圧余裕等があ
る。これらのテストの結果、合成（パス）したチ
ツプは良品となり、不合格（フエイル）のチツプ
は不良品となる。また、この不良品の内で不良メ
モリセルを予備メモリセルに置き換え可能な範囲
のチツプは救済可能品として救済処理（リダンダ
ンシー処理）フローにしたがつてテストされる。
この救済処理フローは、先ず不良アドレス検知回
路８のヒユーズ素子を不良アドレスに対応して切
断し、再びそのチツプの機能を確認する。この結
果、合格であれば良品とし、不合格であれば不良
品とする。
上記したようなテストシーケンスは、ウエハ段
階のテスト（一般的なダイソートテストと呼ばれ
る）で行なわれるものであり、良品チツプが組立
てられパツケージ化された後、再び機能確認がな
されることによつて実際の製品が得られる。
上記した一般的なテストフローでは、救済品チ
ツプに対しては二度のダイソートラストが行なわ
れることになり、テスト時間が多く必要となる。
また、テストに際してチツプ上のパツドにテスト
プローバのプローブ針を当てているが、二度のテ
ストによつて上記パツドに針を当てる回数が二回
になるのでパツド（一般的にはアルミニウム膜で
作られている）に傷をつけ易くなり、パツケージ
化に際しての組立て時のボンデイング不良の原因
にもなり、製品歩留りを低下させるおそれがあ
る。
このように、従来の冗長度を有するメモリは、
一般的なテストフローにしたがつて機能テストを
行なうと、テスト時間が長くかかり、さらには製
品歩留りを低下させるおそれがある。
特に、EPROMのダイソートテストに際して
は、初期テストを行なつたのち救済処理を行なつ
て再度テストを行なうときには紫外線によりメモ
リセルのデータを消去する必要があるので、さら
に余分の時間がかかる。また、EPROMのテスト
は、一般的にはダイソート時のテストに際してメ
モリセルにテストパターンデータを書き込み、そ
の後、パツケージ化してから再び上記テストパタ
ーンデータに基いて再度テストを行なつている。
したがつて、ダイソートテストに際して救済処理
を行なうときにメモリセルに紫外線を照射してデ
ータを消去すると、初期テストにより良品と判定
されたチツプに対しても再びテストパターンデー
タを書き込む必要が生じるので、これに伴なつて
テスト時間が約２倍になつてしまう。
（発明が解決しようとする問題点） 本発明は、上記したようにダイソートテストに
際しての初期テストで予備メモリの機能テストが
できないことに伴なう種々の問題点を解決すべく
なされたもので、予備メモリによる不良救済を行
なう前の段階で本体メモリに代えて予備メモリを
選択でき、ダイソートテストに際しての初期テス
トで本体メモリだけでなく予備メモリについても
機能テストが可能になり、テスト時間の短縮化、
テスト時におけるパツドの針当り回数の減少に伴
なう製品歩留りの向上を図り得る半導体記憶装置
を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、本体メモリセルと、前記本体メモリ
セルの不良メモリセルを救済する予備メモリセル
と、前記不良メモリセルのアドレスに応じてヒユ
ーズの状態が設定され、不良メモリセルのアドレ
ス選択時を検知する複数の基本回路と、これら基
本回路の出力と予備メモリセルの不良箇所を検知
する際に供給される予備メモリセルテスト制御信
号との論理和をとり、前記各基本回路のヒユーズ
の状態が設定される以前に、予備メモリセルテス
ト制御信号に応じて予備メモリセルを順次選択す
る複数の第１の論理回路と、前記予備メモリセル
テスト制御信号と前記複数の基本回路の出力との
論理和をとり、基本回路によつて不良メモリセル
のアドレス選択時が検知された場合、および予備
メモリセルテスト制御信号が供給された場合に前
記本体メモリセルを非選択状態とする第２の論理
回路とを具備したことを特徴とする。
（作用） 上記半導体記憶装置によれば、ダイソートテス
トに際して初期テスト時の本体メモリセルのテス
トに前後して予備メモリテスト制御信号に基いて
予備メモリセルのテストを行なうことができ、ダ
イソートテスト段階での救済処理後における予備
メモリセルの機能テストを省略することができ、
テスト時間の短縮、パツドの針当り回数の減少に
伴なう製造歩留りの向上を図ることができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細
に説明する。
第１図はEPROM集積回路の回路ブロツクの一
部を示しており、１はメモリセルアレイを有する
本体メモリ、２は上記本体メモリ１とビツト線
BL…を共有し、不良救済用の予備メモリセルを
有する予備メモリ、３は行アドレス信号ARをデ
コードして上記本体メモリ１のワード線WLを選
択する行デコーダ、４０は前記予備メモリ２のワ
ード線SWLを選択する予備デコーダ、５は列ア
ドレス信号Acをデコードして上記各メモリ１，
２のビツト線BLを選択する列デコーダ、６は上
記列デコーダ５により選択されたビツト線BLに
メモリセルから読み出されている信号を検知増幅
するセンスアンプ、７は上記センスアンプ６の出
力データを外部に出力する出力バツフア、８０は
前記行アドレス信号ARにより本体メモリ１内の
不良メモリセルに接続されている不良行ワード線
が選択されたときを検知し、本体メモリ１に代え
て予備メモリ２のワード線SWLを選択するよう
に切換えるために前記予備デコーダ４０を選択す
る不良アドレス検知回路である。なお、前記予備
メモリ２は本例では複数本（たとえば４本）の予
備行を有するものとし、これに対応して不良アド
レス検知回路８０は第６図に示したような基本回
路８１を複数個有して予備行イネーブル信号
SPEi（ｉ＝１〜４）を作り、この４個の信号SPEi
と予備メモリテスト制御用のテスト信号TEST1
〜TEST4が入力する８入力のノア回路８２によ
り行デコーダイネーブル信号RDEを作るように
なつている。上記テスト信号TEST1〜TEST4
は、ダイソートテスト時にチツプ外部から入力さ
れるものであり、このテスト信号入力用パツド
（図示せず）がチツプ上に設けられている。
また、前記予備デコーダ４０は、不良アドレス
検知回路８０からの予備行イネーブル信号SPE1
〜SPE4が各一方の入力となり、前記テスト信号
TEST1〜TEST4が各他方の入力となる４個の２
入力のオア回路４１〜４４により、予備メモリワ
ード線の１本を選択制御するための予備行選択制
御信号SWLiを出力する。
次に、上記メモリに対するダイソートテスト時
における不良アドレス検知回路８０、予備デコー
ダ４０の動作について説明する。不良アドレス検
知回路８０の初期状態では、各基本回路８１のノ
ア回路のヒユーズ素子（第６図１８〜２２）がそ
れぞれ切断されていないので、予備行イネーブル
信号SPE1〜SPE4は低電位レベルになつている。
また、テスト信号TEST1〜TEST4は通常は低電
位レベルにあり、予備行をテストするときに高電
位レベルに設定される。この場合、たとえば予備
メモリ２のワード線SWL1を選択する時はテスト
信号TEST1のみを高電位にし、他のテスト信号
TEST2〜TEST4を低電位にしておく。これによ
り、上記予備メモリワード線SWL1のみが高電位
になつて選択状態になる。このとき、ノア回路８
２の出力である行デコーダイネーブル信号RDE
は低電位になり、行デコーダ３は非選択状態にな
る。なお、予備メモリ２の他のワード線SWL2〜
SWL4についても、上述したワード線SWL1〜
SWL4の選択に準じて各対応してテスト信号
TEST2〜TEST4を高電位にすることによつて選
択することができる。
したがつて、上述したようにテスト信号
TEST1〜TEST4を使用することにより、予備メ
モリセルをダイソートテストに際して初期テスト
時にテストすることができる。
また、不良行を予備行に置き換えた後では、不
良アドレス選択時に不良アドレス検知回路８０の
予備行イネーブル信号SPEiのどれか１つが高電
位になり、ノア回路８２の行デコーダイネーブル
信号RDEが低電位（非選択状態）になり、予備
デコーダ４０は上記高電位のSPEiに対応する予
備メモリワード線を選択するようになり、正常な
メモリ動作が得られる。
なお、前記テスト信号TEST1〜TEST4はダイ
ソートテスト時に外部から入力すればよく、その
入力用パツドはチツプがパツケージ化された製品
の段階では外部に端子として設けなくてもよい
が、この製品としては上記テスト信号の電位を非
活性状態（低電位）にしておく必要がある。この
ためには、テスト信号用の入力パツドを接地端に
ボンデイング接続してもよいが、これに伴つてボ
ンデイング対象となるパツド数が増加することに
なる。このボンデイングパツド数の増加を避ける
ためには、第２図に示すようにテスト信号入力パ
ツドPDi（ｉ＝１〜４）の接地端との間にそれぞ
れ抵抗素子Riを接続しておき、テスト信号が印加
されていないときに上記入力パツドPDiを接地側
電位（低電位）に固定する方法をとればよい。こ
の場合、テスト信号の論理が逆のときには、上記
入力パツドPDiを抵抗素子Riを介して電源側電位
（高電位）に固定すればよいのは明らかである。
また、前記テスト信号TEST1〜TEST4の全て
を外部から供給する必要はなく、チツプ内部のア
ドレス信号と１個の外部入力テスト信号TESTを
用いて内部テスト信号を生成してもよい。たとえ
ば第３図に示すような内部テスト信号生成回路を
使つて予備行分の内部テスト信号TEST1′〜
TEST4′を作ることができ、これによつて外部入
力テスト信号TESTは１個で済む。即ち、この回
路は、予備行が４行の場合を示しており、行アド
レス信号A0，A1の相補信号A0，0，A1，1の
４つの組合せ（A0，A1），（0，A1），（A0，
１），（0，1）が各対応して一方の入力になる
と共に外部入力テスト信号TESTが共通の他方の
入力となる４個の３入力アド回路３２〜３５から
なるデコーダ回路である。上記各アンド回路３２
〜３５は、外部入力テスト信号TESTにより出力
状態が制御されており、外部入力テスト信号
TESTが低電位の時は全ての内部テスト信号
TEST1′〜TEST4′は低電位にあり、予備行は選
択されない。これに対して、外部入力テスト信号
TESTが高電位の時はアンド回路３２〜３５のう
ちのどれか１つの出力が高電位になる。つまり、
行アドレス信号の４つの組合せ（A0，A1），（
０，A1），（A0，1），（0，1）のうちの１，１
が入力する１個のアンド回路の出力のみが高電位
になり、内部セツト信号TEST1′〜TEST4′のど
れか１つが高電位になり、上記組合せを選択する
ことによつて任意の予備行を選択して予備メモリ
セルをテストすることができる。
さらに、内部テスト信号生成回路の他の例とし
て、チツプ外部からテスト信号を供給する代わり
に既存の入力パツド、たとえば制御信号入力パツ
ドとかアドレス信号入力パツドの電位を３値制御
して内部テスト信号を生成することも可能であ
り、その具体的回路の一例を第４図に示してい
る。即ち、PDはアドレスビツト信号が入力する
入力パツド、３６は上記入力パツドPDの入力信
号を反転させて内部アドレスバツフアへ送る入力
段インバータであつて入力レベルの“１”、“０”
を判定する。３７は内部テスト信号生成用のイン
バータであり、負荷用のＰチヤネルMOSトラン
ジスタ３８および駆動用のＮチヤネルフイールド
MOSトランジスタ３９からなる。上記Ｎチヤネ
ルフイールドトランジスタ３９は、閾値電圧が
Vcc電源電圧より高く設計（たとえば9V位に設計
するのが好ましい）とされている。上記入力パツ
ドPAは、通常のメモリ動作には接地電位からVcc
電圧までの間の入力電位を印加するが、予備メモ
リをテストする時には前記Ｎチヤネルフイールド
トランジスタ３９の閾値電圧より高い電圧（たと
えば10V）を印加する。この時、インバータ３７
の出力信号（内部テスト信号）は低電位に
なる。この場合、前記実施例とは論理動作が逆レ
ベルの不良アドレス検知回路、予備デコーダを制
御して前記実施例と同様に予備メモリセルを選択
させることができる。
上記各実施例で述べたようなメモリによれば、
メモリチツプのダイソートテストに際して初期テ
スト時に本体メモリのテストに前後して予備メモ
リのテストを行なうことができ、第８図に示した
ような救済処理フローにおける救済処理後の機能
テストを省略することができる。また、特に
EPROMのダイソートテストの場合、救済処理に
伴つてメモリセルに紫外線を照射したのち再びテ
ストを行なうという操作を省略することができる
ので、テスト時間を大幅に短縮できる。さらに、
メモリチツプのダイソートテストに際して、パツ
ドの針当り回数が初期テスト時の１回のみで済む
ので、パツドを傷つける危険性が減つて製品歩留
りを向上することができる。
また、前記制御信号入力パツドとかアドレスビ
ツト入力パツドなどに通常のメモリ動作で使用さ
れる二値論理レベルとは異なる論理レベルの外部
入力テスト信号を入力して予熱メモリセルのテス
トを行なうことが可能なメモリは、パツケージ化
された製品の段階でも上記パツドに接続されてい
る外部端子を使用して予備メモリセルのテストを
行なうことが可能である。
なお、上記実施例は本体メモリの不良行を救済
するための予備行を有するメモリを示したが、本
体メモリの不良列を救済するための予備列を有す
るメモリにも上記実施例に準じて本発明を適用可
能である。
また、本発明はEPROMに限らず、その他の半
導体メモリにも適用可能であり、またメモリ集積
回路に限らず、オンチツプメモリ（論理系集積回
路チツプなどと同一チツプ上に形成されるメモ
リ）にも適用可能である。
［発明の効果］ 上述したように本発明の半導体記憶装置によれ
ば、予備メモリセルによる不良救済を行なう前の
段階で本体メモリセルに代えて予備メモリセルを
選択でき、ダイソートテストに際しての初期テス
トで本体メモリセルだけでなく予備メモリセルに
ついても機能テストが可能になり、テスト時間の
短縮化、テスト時におけるパツドの針当り回数の
減少に伴なう製品歩留りの向上を実現することが
できる。
【図面の簡単な説明】
第１図は本発明の半導体記憶装置の一実施例を
示す構成説明図、第２図は第１図中の外部入力テ
スト信号用パツド部を取り出して示す回路図、第
３図は第１図中の外部入力テスト信号TEST1〜
TEST4に代えて内部テスト信号TEST1′〜
TEST4′を生成する回路の一例を示す回路図、第
４図は第３図中の外部入力テスト信号TESTに代
えて反転テスト信号をメモリ回路内部で生
成する回路の一例を示す回路図、第５図は従来の
半導体記憶装置の一例を示すブロツク図、第６図
は第５図中の不良アドレス検知回路の基本回路を
示す回路図、第７図は第５図中の不良アドレス検
知回路の一部である行デコーダイネーブル信号
RDE生成回路および第５図中の予備デコーダの
一例を示す回路図、第８図はメモリチツプの一般
的なダイソートテストフローを示すフローチヤー
トである。 １……本体メモリ、２……予備メモリ、SWL
……予備メモリワード線、３……行デコーダ、３
２〜３５……アンド回路、３７……インバータ、
３９……フイールドMOSトランジスタ、４０…
…予備デコーダ、４１〜４４……オア回路、８０
……不良アドレス検知回路、８１……不良アドレ
ス検知用基本回路、８２……オア回路、PDi，
PD……パツド、Ri……抵抗素子、TEST、
TEST1〜TEST4……外部入力テスト信号、
TEST1′〜TEST4′，……内部テスト信号、
A0，0，A1，1，…o……アドレス信号。

Claims (1)

  1. 【特許請求の範囲】 １ 本体メモリセルと、 前記本体メモリセルの不良メモリセルを救済す
    る予備メモリセルと、 前記不良メモリセルのアドレスに応じてヒユー
    ズの状態が設定され、不良メモリセルのアドレス
    選択時を検知する複数の基本回路と、 これら基本回路の出力と予備メモリセルの不良
    箇所を検知する際に供給される予備メモリセルテ
    スト制御信号との論理和をとり、前記各基本回路
    のヒユーズの状態が設定される以前に、予備メモ
    リセルテスト制御信号に応じて予備メモリセルを
    順次選択する複数の第１の論理回路と、 前記予備メモリセルテスト制御信号と前記複数
    の基本回路の出力との論理和をとり、基本回路に
    よつて不良メモリセルのアドレス選択時が検知さ
    れた場合、および予備メモリセルテスト制御信号
    が供給された場合に前記本体メモリセルを非選択
    状態とする第２の論理回路と、 を具備したことを特徴とする半導体記憶装置。 ２ 前記予備メモリセルテスト制御信号は、メモ
    リ外部から入力する外部入力テスト信号もしくは
    この外部入力テスト信号に基いてメモリ内部で生
    成された内部テスト信号であることを特徴とする
    特許請求の範囲第１項記載の半導体記憶装置。 ３ 前記予備メモリセルは、複数行あるいは複数
    列設けられており、この複数行あるいは複数列の
    うちの１本を予備メモリセルテスト制御信号に基
    いて選択制御することを特徴とする特許請求の範
    囲第１項記載の半導体記憶装置。 ４ 前記予備メモリセルテスト制御信号は、複数
    行あるいは複数列を各対応して選択制御する複数
    の外部入力テスト信号であることを特徴とする特
    許請求の範囲第３項記載の半導体記憶装置。 ５ 前記予備メモリセルテスト制御信号は、複数
    行あるいは複数列のうちの１本を指定する外部入
    力アドレス信号と１個の外部入力テスト信号とを
    メモリ内部で論理積処理することによつて生成さ
    れることを特徴とする特許請求の範囲第３項記載
    の半導体記憶装置。 ６ 前記外部入力テスト信号は本体メモリセルが
    形成されているチツプ上のパツドに入力され、こ
    のパツドは負荷手段を介して接地端または電源端
    に接続されていることを特徴とする特許請求の範
    囲第２項記載の半導体記憶装置。 ７ 前記外部入力テスト信号は通常のメモリ動作
    で使用される二値論理レベルとは異なるレベルで
    あり、このレベルを受けてメモリ内部で前記内部
    テスト信号を生成することを特徴とする特許請求
    の範囲第２項記載の半導体記憶装置。
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3728521A1 (de) * 1987-08-26 1989-03-09 Siemens Ag Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins
EP0333207B1 (en) * 1988-03-18 1997-06-11 Kabushiki Kaisha Toshiba Mask rom with spare memory cells
GB2222461B (en) * 1988-08-30 1993-05-19 Mitsubishi Electric Corp On chip testing of semiconductor memory devices
JP2741878B2 (ja) * 1988-11-25 1998-04-22 富士通株式会社 メモリデバイス試験装置
US5289417A (en) * 1989-05-09 1994-02-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with redundancy circuit
JP2547633B2 (ja) * 1989-05-09 1996-10-23 三菱電機株式会社 半導体記憶装置
JP2773271B2 (ja) * 1989-07-26 1998-07-09 日本電気株式会社 半導体記憶装置
US4975601A (en) * 1989-09-29 1990-12-04 Sgs-Thomson Microelectronics, Inc. User-writable random access memory logic block for programmable logic devices
JPH07105159B2 (ja) * 1989-11-16 1995-11-13 株式会社東芝 半導体記憶装置の冗長回路
FR2655177A1 (fr) * 1989-11-24 1991-05-31 Sgs Thomson Microelectronics Circuit de redondance avec memorisation de position de plot de sortie.
JP2838425B2 (ja) * 1990-01-08 1998-12-16 三菱電機株式会社 半導体記憶装置
US5134616A (en) * 1990-02-13 1992-07-28 International Business Machines Corporation Dynamic ram with on-chip ecc and optimized bit and word redundancy
US5053999A (en) * 1990-03-28 1991-10-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundancy and capable of sequentially selecting memory cell lines
US5163168A (en) * 1990-03-30 1992-11-10 Matsushita Electric Industrial Co., Ltd. Pulse signal generator and redundancy selection signal generator
DE69129882T2 (de) * 1990-06-19 1999-03-04 Texas Instruments Inc., Dallas, Tex. Assoziatives DRAM-Redundanzschema mit variabler Satzgrösse
JP2899374B2 (ja) * 1990-07-16 1999-06-02 沖電気工業株式会社 半導体メモリのデコーダチェック回路
US5297086A (en) * 1990-07-31 1994-03-22 Texas Instruments Incorporated Method for initializing redundant circuitry
KR960001307B1 (ko) * 1990-10-02 1996-01-25 가부시기가이샤 도오시바 메모리의 테스트방법
GB9023867D0 (en) * 1990-11-02 1990-12-12 Mv Ltd Improvements relating to a fault tolerant storage system
KR960007478B1 (ko) * 1990-12-27 1996-06-03 가부시키가이샤 도시바 반도체장치 및 반도체장치의 제조방법
JPH04322000A (ja) * 1991-04-23 1992-11-11 Hitachi Ltd 半導体記憶装置
US5293564A (en) * 1991-04-30 1994-03-08 Texas Instruments Incorporated Address match scheme for DRAM redundancy scheme
JPH05109292A (ja) * 1991-10-14 1993-04-30 Toshiba Corp 不揮発性半導体記憶装置
JP3040625B2 (ja) * 1992-02-07 2000-05-15 松下電器産業株式会社 半導体記憶装置
JP2923114B2 (ja) * 1992-02-18 1999-07-26 株式会社沖マイクロデザイン宮崎 冗長デコーダ回路
JP2978329B2 (ja) * 1992-04-21 1999-11-15 三菱電機株式会社 半導体メモリ装置及びそのビット線の短絡救済方法
JPH0684394A (ja) * 1992-09-04 1994-03-25 Nec Corp 半導体メモリ回路
FR2699301B1 (fr) * 1992-12-16 1995-02-10 Sgs Thomson Microelectronics Procédé de traitement d'éléments défectueux dans une mémoire.
JPH06215590A (ja) * 1993-01-13 1994-08-05 Nec Ic Microcomput Syst Ltd フラッシュ消去型不揮発性メモリ
JP3293935B2 (ja) * 1993-03-12 2002-06-17 株式会社東芝 並列ビットテストモード内蔵半導体メモリ
US5377146A (en) * 1993-07-23 1994-12-27 Alliance Semiconductor Corporation Hierarchical redundancy scheme for high density monolithic memories
US5404331A (en) * 1993-07-30 1995-04-04 Sgs-Thomson Microelectronics, Inc. Redundancy element check in IC memory without programming substitution of redundant elements
US6101618A (en) * 1993-12-22 2000-08-08 Stmicroelectronics, Inc. Method and device for acquiring redundancy information from a packaged memory chip
KR0133832B1 (ko) * 1993-12-28 1998-04-23 김주용 리던던시 로오/컬럼 프리테스트 장치
DE69521493T2 (de) * 1995-04-04 2001-10-11 Stmicroelectronics S.R.L., Agrate Brianza Selektiver Sicherungskodierer
JP3774500B2 (ja) * 1995-05-12 2006-05-17 株式会社ルネサステクノロジ 半導体記憶装置
US5592422A (en) * 1995-06-07 1997-01-07 Sgs-Thomson Microelectronics, Inc. Reduced pin count stress test circuit for integrated memory devices and method therefor
JPH0935493A (ja) * 1995-07-15 1997-02-07 Toshiba Corp 半導体メモリ装置、マイクロコントローラ及び半導体メモリ装置の製造方法
US5631868A (en) * 1995-11-28 1997-05-20 International Business Machines Corporation Method and apparatus for testing redundant word and bit lines in a memory array
JP3865828B2 (ja) 1995-11-28 2007-01-10 株式会社ルネサステクノロジ 半導体記憶装置
US5841709A (en) * 1995-12-29 1998-11-24 Stmicroelectronics, Inc. Memory having and method for testing redundant memory cells
US5841784A (en) * 1996-04-02 1998-11-24 Stmicroelectronics, Inc. Testing and repair of embedded memory
DE69724318T2 (de) * 1996-04-02 2004-05-27 STMicroelectronics, Inc., Carrollton Prüfung und Reparatur einer eingebetteten Speicherschaltung
JP3104621B2 (ja) * 1996-07-04 2000-10-30 日本電気株式会社 半導体集積回路装置
KR100554112B1 (ko) 1997-05-30 2006-02-20 미크론 테크놀로지,인코포레이티드 256 메가 다이내믹 랜덤 액세스 메모리
JPH117761A (ja) * 1997-06-13 1999-01-12 Toshiba Corp 画像用メモリ
KR19990018125A (ko) * 1997-08-26 1999-03-15 윤종용 Ic칩 검사용 테스터데이타 압축방법과 그 압축장치 및 ic칩용 테스터장치와 그 테스터방법
US6195762B1 (en) 1998-06-24 2001-02-27 Micron Techonology, Inc. Circuit and method for masking a dormant memory cell
US6222760B1 (en) * 2000-07-25 2001-04-24 Micon Design Technology Co. Ltd OTP (one time programmable) micro-controller
JP3506377B2 (ja) * 2001-04-09 2004-03-15 松下電器産業株式会社 半導体装置およびその製造方法
JP2003203496A (ja) * 2002-01-08 2003-07-18 Mitsubishi Electric Corp 半導体記憶装置
US6920072B2 (en) * 2003-02-28 2005-07-19 Union Semiconductor Technology Corporation Apparatus and method for testing redundant memory elements
US20070279975A1 (en) * 2006-06-06 2007-12-06 Hudgens Stephen J Refreshing a phase change memory
JP5605978B2 (ja) * 2008-02-26 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 積層メモリ
KR20120003247A (ko) * 2010-07-02 2012-01-10 주식회사 하이닉스반도체 테스트 신호 생성장치, 이를 이용하는 반도체 메모리 장치 및 이의 멀티 비트 테스트 방법
US9385054B2 (en) * 2013-11-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing device and manufacturing method thereof
KR20170055222A (ko) 2015-11-11 2017-05-19 삼성전자주식회사 리페어 단위 변경 기능을 가지는 메모리 장치 및 메모리 시스템
KR102567134B1 (ko) * 2018-10-01 2023-08-16 삼성전자주식회사 엑스선 조사량 측정 장치, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4047163A (en) * 1975-07-03 1977-09-06 Texas Instruments Incorporated Fault-tolerant cell addressable array
JPS5564699A (en) * 1978-11-09 1980-05-15 Matsushita Electric Ind Co Ltd Semiconductor integrated-circuit memory
JPS56297A (en) * 1979-06-15 1981-01-06 Showa Electric Wire & Cable Co Ltd Surface treatment of wire material
JPS563499A (en) * 1979-06-25 1981-01-14 Fujitsu Ltd Semiconductor memory device
JPS5928560Y2 (ja) * 1979-11-13 1984-08-17 富士通株式会社 冗長ビットを有する記憶装置
US4358833A (en) * 1980-09-30 1982-11-09 Intel Corporation Memory redundancy apparatus for single chip memories
JPS6051199B2 (ja) * 1980-11-13 1985-11-12 富士通株式会社 半導体装置
US4468759A (en) * 1982-05-03 1984-08-28 Intel Corporation Testing method and apparatus for dram
JPS59107493A (ja) * 1982-12-09 1984-06-21 Ricoh Co Ltd テスト回路付きｅｐｒｏｍメモリ装置
JPS59168995A (ja) * 1983-03-17 1984-09-22 Mitsubishi Electric Corp 記憶装置
JPS59213099A (ja) * 1983-05-16 1984-12-01 Matsushita Electric Ind Co Ltd 集積回路装置
DE3318564A1 (de) * 1983-05-20 1984-11-22 Siemens AG, 1000 Berlin und 8000 München Integrierte digitale mos-halbleiterschaltung
JPH0666120B2 (ja) * 1983-11-09 1994-08-24 株式会社東芝 半導体記憶装置の冗長部
US4549101A (en) * 1983-12-01 1985-10-22 Motorola, Inc. Circuit for generating test equalization pulse
JPS60253088A (ja) * 1984-05-30 1985-12-13 Mitsubishi Electric Corp 半導体記憶装置
JPS61289600A (ja) * 1985-06-17 1986-12-19 Fujitsu Ltd 半導体記憶装置

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EP0249903A2 (en) 1987-12-23

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