JPH1083695A - テスト対象の半導体記憶回路を備えた半導体装置及び半導体記憶回路のテスト方法及び半導体記憶回路の読み出し回路。 - Google Patents
テスト対象の半導体記憶回路を備えた半導体装置及び半導体記憶回路のテスト方法及び半導体記憶回路の読み出し回路。Info
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- JPH1083695A JPH1083695A JP8235270A JP23527096A JPH1083695A JP H1083695 A JPH1083695 A JP H1083695A JP 8235270 A JP8235270 A JP 8235270A JP 23527096 A JP23527096 A JP 23527096A JP H1083695 A JPH1083695 A JP H1083695A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体記憶回路のメモリ部で発生した不良箇
所を特定し、テストに要する時間の短縮を図る。 【解決手段】 外部のテスト手段１０１と組み合わせ
て、その動作がテストされる半導体記憶回路１０３を備
えた半導体装置１００において、この半導体装置１００
は、このテスト手段１０１からの命令に応答してテスト
の種類を示すテストパターン及びそのテストパターンに
より得られると予想される期待値を生成するテストパタ
ーンジェネレータ１０２と、行と列のマトリクス状に配
置され、それぞれデータを記憶する複数のメモリセルを
備え、テストパターンに基づいて動作し、各メモリセル
内のデータを列毎に出力する半導体記憶回路１０３と、
その出力されたデータとその期待値とを比較し、その比
較結果を出力する判定部１０４と、その比較結果をアド
レスデータに変換して外部のテスト手段１０１に出力す
る変換部１０５とを設けた。
所を特定し、テストに要する時間の短縮を図る。 【解決手段】 外部のテスト手段１０１と組み合わせ
て、その動作がテストされる半導体記憶回路１０３を備
えた半導体装置１００において、この半導体装置１００
は、このテスト手段１０１からの命令に応答してテスト
の種類を示すテストパターン及びそのテストパターンに
より得られると予想される期待値を生成するテストパタ
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置され、それぞれデータを記憶する複数のメモリセルを
備え、テストパターンに基づいて動作し、各メモリセル
内のデータを列毎に出力する半導体記憶回路１０３と、
その出力されたデータとその期待値とを比較し、その比
較結果を出力する判定部１０４と、その比較結果をアド
レスデータに変換して外部のテスト手段１０１に出力す
る変換部１０５とを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、外部のテスト手段
と組み合わせて動作がテストされる半導体記憶回路を備
えた半導体装置、及びその半導体装置の配置、及びその
テスト方法に関するものである。
と組み合わせて動作がテストされる半導体記憶回路を備
えた半導体装置、及びその半導体装置の配置、及びその
テスト方法に関するものである。
【０００２】
【従来の技術】半導体装置の動作のテストに関して、組
み込み自己テスト（Ｂｕｉｌｄ Ｓｅｌｆ Ｔｅｓｔ；
ＢＳＴ）が知られている。このＢＳＴに関する文献とし
て、（１）" A 45ns 64Mb DRAM with a Merged Match-l
ine Test Architecture ", S.Mori et al, IEEE, Dige.
of Tech. Papers, P. 110-111, 1991、（２）「コンピ
ュータの設計とテスト」，藤原秀雄著，工学図書発行，
Ｐ２０４ーＰ２０８、（３）「セルフテスト機能を搭載
した５５ｎｓ １６Ｍｂ ＤＲＡＭ」，小池他，信学技
報ＳＤＭ６９ー３９，Ｐ７９ー８５，１９８９、等が公
開されている。
み込み自己テスト（Ｂｕｉｌｄ Ｓｅｌｆ Ｔｅｓｔ；
ＢＳＴ）が知られている。このＢＳＴに関する文献とし
て、（１）" A 45ns 64Mb DRAM with a Merged Match-l
ine Test Architecture ", S.Mori et al, IEEE, Dige.
of Tech. Papers, P. 110-111, 1991、（２）「コンピ
ュータの設計とテスト」，藤原秀雄著，工学図書発行，
Ｐ２０４ーＰ２０８、（３）「セルフテスト機能を搭載
した５５ｎｓ １６Ｍｂ ＤＲＡＭ」，小池他，信学技
報ＳＤＭ６９ー３９，Ｐ７９ー８５，１９８９、等が公
開されている。
【０００３】また、テストに関連するＦＩＦＯ（Ｆｉｒ
ｓｔーＩｎ ＦｉｒｓｔーＯｕｔ）回路の制御方法に関
する文献として、" A Zero-Overhead Self-Timed 160ns
546CMOS Divider ", Williams, T.E. et al, ISSCC, D
ig. Of Tech. Papers, P98-99, 1991、がある。
ｓｔーＩｎ ＦｉｒｓｔーＯｕｔ）回路の制御方法に関
する文献として、" A Zero-Overhead Self-Timed 160ns
546CMOS Divider ", Williams, T.E. et al, ISSCC, D
ig. Of Tech. Papers, P98-99, 1991、がある。
【０００４】
【発明が解決しようとする課題】しかしながら、上記文
献に代表されるような従来の技術では、半導体記憶回路
のメモリ部の大容量化に伴い、半導体装置と外部のテス
ト手段との間のデータ転送量が増加するので、テストに
要する時間が大きくなってくる。データ転送量を緩和す
る方法としてデータの圧縮率を上げることも考えられる
が、圧縮されたデータによるテスト結果からでは、圧縮
されたデータ単位毎の良不良判定しかテストが実現でき
ず、不良データの発生した場所の特定が困難である。こ
のことは、大規模な容量を有する半導体記憶回路の冗長
救済に影響を与える。
献に代表されるような従来の技術では、半導体記憶回路
のメモリ部の大容量化に伴い、半導体装置と外部のテス
ト手段との間のデータ転送量が増加するので、テストに
要する時間が大きくなってくる。データ転送量を緩和す
る方法としてデータの圧縮率を上げることも考えられる
が、圧縮されたデータによるテスト結果からでは、圧縮
されたデータ単位毎の良不良判定しかテストが実現でき
ず、不良データの発生した場所の特定が困難である。こ
のことは、大規模な容量を有する半導体記憶回路の冗長
救済に影響を与える。
【０００５】すなわち、冗長救済は、不良のメモリセル
を予備のメモリセルと置き換えて救済することにより歩
留まりの向上を図っているが、不良のメモリセルの場所
を特定できないことは、冗長救済を困難にしてしまう、
あるいは、大規模な単位毎に冗長救済が行なわれるの
で、冗長救済に用いられるメモリセルに無駄を生じさせ
てしまう。
を予備のメモリセルと置き換えて救済することにより歩
留まりの向上を図っているが、不良のメモリセルの場所
を特定できないことは、冗長救済を困難にしてしまう、
あるいは、大規模な単位毎に冗長救済が行なわれるの
で、冗長救済に用いられるメモリセルに無駄を生じさせ
てしまう。
【０００６】
【課題を解決するための手段】上記に代表される課題を
解決するために本願の発明者が行った種々の発明の内、
代表的な発明が以下に示される。以下に示される発明以
外の発明は後述する詳細な説明から理解されるであろ
う。
解決するために本願の発明者が行った種々の発明の内、
代表的な発明が以下に示される。以下に示される発明以
外の発明は後述する詳細な説明から理解されるであろ
う。
【０００７】すなわち、外部のテスト手段と組み合わせ
て、その動作がテストされる半導体記憶回路を備えた半
導体装置において、この半導体装置は、このテスト手段
からの命令に応答してテストの種類を示すテストパター
ン及びそのテストパターンにより得られると予想される
期待値を生成するテストパターンジェネレータと、行と
列のマトリクス状に配置され、それぞれデータを記憶す
る複数のメモリセルを備え、テストパターンに基づいて
動作し、各メモリセル内のデータを列毎に出力する半導
体記憶回路と、その出力されたデータとその期待値とを
比較し、その比較結果を出力する判定部と、その比較結
果をアドレスデータに変換して外部のテスト手段に出力
する変換部とを設けた。
て、その動作がテストされる半導体記憶回路を備えた半
導体装置において、この半導体装置は、このテスト手段
からの命令に応答してテストの種類を示すテストパター
ン及びそのテストパターンにより得られると予想される
期待値を生成するテストパターンジェネレータと、行と
列のマトリクス状に配置され、それぞれデータを記憶す
る複数のメモリセルを備え、テストパターンに基づいて
動作し、各メモリセル内のデータを列毎に出力する半導
体記憶回路と、その出力されたデータとその期待値とを
比較し、その比較結果を出力する判定部と、その比較結
果をアドレスデータに変換して外部のテスト手段に出力
する変換部とを設けた。
【０００８】このような構成によれば、メモリセルの不
良部位が特定されるので、このテストが行われた後の工
程である冗長救済工程において予備のメモリセルと効率
的に置き換えられる。すなわち、冗長救済工程において
不良のメモリセルのみを予備のメモリセルに置き換える
ことができるので、予備のメモリセルの無駄な浪費が無
くなると共に、置き換えに要する時間も大幅に短くでき
る。
良部位が特定されるので、このテストが行われた後の工
程である冗長救済工程において予備のメモリセルと効率
的に置き換えられる。すなわち、冗長救済工程において
不良のメモリセルのみを予備のメモリセルに置き換える
ことができるので、予備のメモリセルの無駄な浪費が無
くなると共に、置き換えに要する時間も大幅に短くでき
る。
【０００９】冗長救済工程には通常、多大な時間が必要
の為、このような構成による時間の短縮は、コストの低
減、製品供給までの期間の短縮等に繋がるので、半導体
分野において非常に大きな効果が期待できる。また、テ
スト手段は不良の部位を示すアドレスデータのみを記憶
できるような簡単な構成により実現可能なので、安価に
テスト手段を入手することができる。
の為、このような構成による時間の短縮は、コストの低
減、製品供給までの期間の短縮等に繋がるので、半導体
分野において非常に大きな効果が期待できる。また、テ
スト手段は不良の部位を示すアドレスデータのみを記憶
できるような簡単な構成により実現可能なので、安価に
テスト手段を入手することができる。
【００１０】
【発明の実施の形態】以下、図面を参照しながらこの出
願に係わる発明の実施の形態が説明される。後述される
種々の実施の形態の説明では、各実施の形態として代表
的な部分が中心に説明されているが、説明が省略される
部分または説明が簡略化される部分については他の実施
の形態の説明を参酌すれば容易に理解できるであろう。
また、この説明に用いられる図面は発明の理解を助ける
ために概略的に示されているものである。各図面におい
て同様の構成要素には同一の番号、符号が付され、重複
する説明は省略されることもある。
願に係わる発明の実施の形態が説明される。後述される
種々の実施の形態の説明では、各実施の形態として代表
的な部分が中心に説明されているが、説明が省略される
部分または説明が簡略化される部分については他の実施
の形態の説明を参酌すれば容易に理解できるであろう。
また、この説明に用いられる図面は発明の理解を助ける
ために概略的に示されているものである。各図面におい
て同様の構成要素には同一の番号、符号が付され、重複
する説明は省略されることもある。
【００１１】まず、図１を用いながら第１の実施の形態
が示される。この第１の実施の形態では、本発明の概略
的な点が示されるのみで、個々の部分の詳細な説明は後
述の他の実施の形態において説明される。
が示される。この第１の実施の形態では、本発明の概略
的な点が示されるのみで、個々の部分の詳細な説明は後
述の他の実施の形態において説明される。
【００１２】この半導体装置１００は、外部のテスト手
段１０１により種々のテスト項目についてテストされ
る。例えば、そのテストには、この半導体装置の動作の
良否、あるいは、不良部位の特定についてのテストが考
えられる。その他にも種々のテストが考えられるが、テ
スト項目についてはテストの実行者により適宜、選択さ
れる。以下の各実施の形態では、半導体装置が半導体記
憶回路を有し、その記憶回路についてのテストが実行さ
れる例が示されるが、本発明は他の種々の半導体集積回
路のテストに適用できる。
段１０１により種々のテスト項目についてテストされ
る。例えば、そのテストには、この半導体装置の動作の
良否、あるいは、不良部位の特定についてのテストが考
えられる。その他にも種々のテストが考えられるが、テ
スト項目についてはテストの実行者により適宜、選択さ
れる。以下の各実施の形態では、半導体装置が半導体記
憶回路を有し、その記憶回路についてのテストが実行さ
れる例が示されるが、本発明は他の種々の半導体集積回
路のテストに適用できる。
【００１３】このテスト手段１０１は、テストの開始を
示す命令であるテスト開始コマンドの生成、テスト結果
を受け取り最終的な処理を行なう等の機能を有する。
示す命令であるテスト開始コマンドの生成、テスト結果
を受け取り最終的な処理を行なう等の機能を有する。
【００１４】半導体装置１００は、そのテスト手段１０
１からのテスト開始コマンドに応答してテストの種類を
示すテストパターン、アドレスの指定及び制御（各部に
対する制御信号）の為のテストコマンド、及び判定部に
おいて比較の基準となる期待値を生成するテストパター
ンジェネレータ１０２と、そのテストパターン及びテス
トコマンドに基づいてデータの保持及びデータの読み書
きのテストが行なわれる半導体記憶回路１０３と、この
半導体記憶回路１０３からカラム毎に出力される結果と
期待値とを比較し、その比較結果を出力する判定部１０
４と、判定部１０４から出力される比較結果をアドレス
ワードに変換して転送する変換部１０５とから構成され
ている。
１からのテスト開始コマンドに応答してテストの種類を
示すテストパターン、アドレスの指定及び制御（各部に
対する制御信号）の為のテストコマンド、及び判定部に
おいて比較の基準となる期待値を生成するテストパター
ンジェネレータ１０２と、そのテストパターン及びテス
トコマンドに基づいてデータの保持及びデータの読み書
きのテストが行なわれる半導体記憶回路１０３と、この
半導体記憶回路１０３からカラム毎に出力される結果と
期待値とを比較し、その比較結果を出力する判定部１０
４と、判定部１０４から出力される比較結果をアドレス
ワードに変換して転送する変換部１０５とから構成され
ている。
【００１５】次に、この半導体装置１００の動作が簡単
に説明される。まず、テスト手段１０１よりテスト開始
コマンドが出力されると、テストパターンジェネレータ
１０２はそのテスト開始コマンドに応答して予めプログ
ラムされているテストパターン、テストコマンド、期待
値を生成し、テストパターンとテストコマンドを半導体
記憶回路１０３に与え、期待値を判定部１０４へ与え
る。テストパターンとテストコマンドを受け取った半導
体記憶回路１０３はデータの書き込み動作を行なった
後、任意のロウ（行）で定義されるメモリセルに格納さ
れたデータに基づいたデータを各カラム（列）毎に読み
出す。カラム毎に読み出されたデータは、判定部１０４
において期待値と比較される。この比較により半導体記
憶回路１０３内の各メモリセルの良否判定が実現でき
る。この比較結果はそれぞれ変換部１０５へ与えられ、
変換部１０５は、この比較結果に基づいて不良の発生し
た部位を示すアドレスワードを生成しテスト手段１０１
に出力する。このテスト手段１０１はそのアドレスワー
ドを記憶する。このような動作が全てのロウについて行
なわれるので、テスト手段１０１には、半導体記憶回路
１０３内の不良の発生した部位の全てについてのアドレ
スワードが格納される。
に説明される。まず、テスト手段１０１よりテスト開始
コマンドが出力されると、テストパターンジェネレータ
１０２はそのテスト開始コマンドに応答して予めプログ
ラムされているテストパターン、テストコマンド、期待
値を生成し、テストパターンとテストコマンドを半導体
記憶回路１０３に与え、期待値を判定部１０４へ与え
る。テストパターンとテストコマンドを受け取った半導
体記憶回路１０３はデータの書き込み動作を行なった
後、任意のロウ（行）で定義されるメモリセルに格納さ
れたデータに基づいたデータを各カラム（列）毎に読み
出す。カラム毎に読み出されたデータは、判定部１０４
において期待値と比較される。この比較により半導体記
憶回路１０３内の各メモリセルの良否判定が実現でき
る。この比較結果はそれぞれ変換部１０５へ与えられ、
変換部１０５は、この比較結果に基づいて不良の発生し
た部位を示すアドレスワードを生成しテスト手段１０１
に出力する。このテスト手段１０１はそのアドレスワー
ドを記憶する。このような動作が全てのロウについて行
なわれるので、テスト手段１０１には、半導体記憶回路
１０３内の不良の発生した部位の全てについてのアドレ
スワードが格納される。
【００１６】この格納されたアドレスワードはメモリセ
ルの不良部位を特定するものなので、このアドレスワー
ドに対応するメモリセルは、次の冗長救済工程において
予備のメモリセルと効率的に置き換えられる。すなわ
ち、冗長救済工程において不良のメモリセルのみを予備
のメモリセルに置き換えることができるので、予備のメ
モリセルの無駄な浪費が無くなると共に、置き換えに要
する時間も大幅に短くできる。
ルの不良部位を特定するものなので、このアドレスワー
ドに対応するメモリセルは、次の冗長救済工程において
予備のメモリセルと効率的に置き換えられる。すなわ
ち、冗長救済工程において不良のメモリセルのみを予備
のメモリセルに置き換えることができるので、予備のメ
モリセルの無駄な浪費が無くなると共に、置き換えに要
する時間も大幅に短くできる。
【００１７】冗長救済工程には通常、多大な時間が必要
の為、この実施の形態のような構成による時間の短縮
は、コストの低減、製品供給までの期間の短縮等に繋が
るので、半導体分野において非常に大きな効果が期待で
きる。また、テスト手段は不良の部位を示すアドレスデ
ータのみを記憶できるような簡単な構成により実現可能
なので、安価にテスト手段を入手することができる。
の為、この実施の形態のような構成による時間の短縮
は、コストの低減、製品供給までの期間の短縮等に繋が
るので、半導体分野において非常に大きな効果が期待で
きる。また、テスト手段は不良の部位を示すアドレスデ
ータのみを記憶できるような簡単な構成により実現可能
なので、安価にテスト手段を入手することができる。
【００１８】次に、図２を用いながら第２の実施の形態
が説明される。この第２の実施形態では、上述の半導体
記憶回路１０３及び判定部１０４の具体的な一構成例が
示される。各カラム毎の構成は同様であるので、図２に
は、複数のカラムの内、任意のカラムｍ（ｍ＝１〜ｍ）
についての構成が示されている。
が説明される。この第２の実施形態では、上述の半導体
記憶回路１０３及び判定部１０４の具体的な一構成例が
示される。各カラム毎の構成は同様であるので、図２に
は、複数のカラムの内、任意のカラムｍ（ｍ＝１〜ｍ）
についての構成が示されている。
【００１９】この半導体記憶回路１０３は、複数のセン
スアンプユニットＳＡＵ１〜ＳＡＵｎと、センスアンプ
ユニットからデータが読み出される（データの読み出し
動作）、或は、センスアンプユニットにデータを書き込
む（データの書き込み動作）入出力バスＩ／Ｏｍと、デ
ータバスＤＢと、データの読み出しの動作の際、入出力
バスＩ／Ｏｍ上のデータをデータバスＤＢへ出力しテス
ト動作の際、入出力バスＩ／Ｏｍ上のデータを判定部１
０４へ出力する読み出し回路１０３Ｒｍと、データの書
き込み動作の際、センスアンプユニットにＩ／Ｏバスを
介してデータを書き込む書き込み回路１０３Ｗｍと、読
み出し回路１０３ＲｍとデータバスＤＢとの間に配置さ
れたスイッチ手段ＳＷｄｍ（Ｎチャンネル型ＭＯＳトラ
ンジスタ（以下ＮＭＯＳという）により構成されてい
る）とを備える。
スアンプユニットＳＡＵ１〜ＳＡＵｎと、センスアンプ
ユニットからデータが読み出される（データの読み出し
動作）、或は、センスアンプユニットにデータを書き込
む（データの書き込み動作）入出力バスＩ／Ｏｍと、デ
ータバスＤＢと、データの読み出しの動作の際、入出力
バスＩ／Ｏｍ上のデータをデータバスＤＢへ出力しテス
ト動作の際、入出力バスＩ／Ｏｍ上のデータを判定部１
０４へ出力する読み出し回路１０３Ｒｍと、データの書
き込み動作の際、センスアンプユニットにＩ／Ｏバスを
介してデータを書き込む書き込み回路１０３Ｗｍと、読
み出し回路１０３ＲｍとデータバスＤＢとの間に配置さ
れたスイッチ手段ＳＷｄｍ（Ｎチャンネル型ＭＯＳトラ
ンジスタ（以下ＮＭＯＳという）により構成されてい
る）とを備える。
【００２０】センスアンプユニットＳＡＵｎ（ｎ＝１〜
ｎ、ｎ＞ｍ）は、メモリセルのデータを転送するビット
ライン対ＢＬｎｍと、ビットライン対ＢＬｎｍ上のデー
タを増幅するセンスアンプＳＡｎｍと、センスアンプＳ
ＡｎｍとＩ／Ｏバスとの間に配置されたスイッチ手段Ｓ
Ｗｎｍとから構成される。このスイッチ手段ＳＷｎｍは
センスアンプユニット選択信号φｓｎにより制御され
る。センスアンプＳＡｎｍはカラム線ＣＬｍに与えられ
るカラム信号φＣＬｍにより制御される。この場合、カ
ラム信号がハイレベルの時、センスアンプＳＡｎｍは活
性化され、増幅動作を行なう。このカラム信号はインバ
ータ１０３Ｉｍを介してスイッチ手段ＳＷｄｍにも与え
られる。この実施の形態ではＩ／Ｏバスはカラム線と同
方向に配置されている。
ｎ、ｎ＞ｍ）は、メモリセルのデータを転送するビット
ライン対ＢＬｎｍと、ビットライン対ＢＬｎｍ上のデー
タを増幅するセンスアンプＳＡｎｍと、センスアンプＳ
ＡｎｍとＩ／Ｏバスとの間に配置されたスイッチ手段Ｓ
Ｗｎｍとから構成される。このスイッチ手段ＳＷｎｍは
センスアンプユニット選択信号φｓｎにより制御され
る。センスアンプＳＡｎｍはカラム線ＣＬｍに与えられ
るカラム信号φＣＬｍにより制御される。この場合、カ
ラム信号がハイレベルの時、センスアンプＳＡｎｍは活
性化され、増幅動作を行なう。このカラム信号はインバ
ータ１０３Ｉｍを介してスイッチ手段ＳＷｄｍにも与え
られる。この実施の形態ではＩ／Ｏバスはカラム線と同
方向に配置されている。
【００２１】判定部１０４は複数の判定回路１０４ｍ
（ｍ＝１〜ｍ）から構成され（この場合、判定回路はエ
クスクルーシブＯＲ回路により構成されている）、各判
定回路１０４ｍは読み出し回路１０３Ｒｍからの出力と
テストパターンジェネレータ１０２から出力された期待
値φ１０４とを比較して、その結果を出力する。
（ｍ＝１〜ｍ）から構成され（この場合、判定回路はエ
クスクルーシブＯＲ回路により構成されている）、各判
定回路１０４ｍは読み出し回路１０３Ｒｍからの出力と
テストパターンジェネレータ１０２から出力された期待
値φ１０４とを比較して、その結果を出力する。
【００２２】このカラム信号φＣＬ及びセンスアンプユ
ニット選択信号φｓｎは、図示しないＹデコーダ、Ｘデ
コーダから与えられる、或はそれらのデコーダから与え
られるデコード信号を基に生成されるものである。
ニット選択信号φｓｎは、図示しないＹデコーダ、Ｘデ
コーダから与えられる、或はそれらのデコーダから与え
られるデコード信号を基に生成されるものである。
【００２３】次に、この構成の動作が説明されるが、読
み出し動作及び書き込み動作に関しては、上述の構成と
一般的な半導体記憶回路の動作とを考え合わせれば容易
に理解できるので、ここではテスト動作時の説明が示さ
れる。ここでは、この半導体記憶回路１０３内の動作が
主に説明されるが、上述の第１の実施の形態における動
作の説明も参照すれば、本回路の動作の理解が容易にな
る。
み出し動作及び書き込み動作に関しては、上述の構成と
一般的な半導体記憶回路の動作とを考え合わせれば容易
に理解できるので、ここではテスト動作時の説明が示さ
れる。ここでは、この半導体記憶回路１０３内の動作が
主に説明されるが、上述の第１の実施の形態における動
作の説明も参照すれば、本回路の動作の理解が容易にな
る。
【００２４】テスト動作時には、まず、カラム線ＣＬ１
〜ＣＬｍにハイレベルのカラム信号φＣＬ１〜φＣＬｍ
が与えられ、スイッチ手段ＳＷｄ１〜ＳＷｄｍがオフす
ると共に、センスアンプＳＡ１１〜ＳＡｎｍが活性化さ
れ、ビット線対ＢＬ１１〜ＢＬｎｍ上のデータが増幅さ
れる。その後、各センスアンプユニット毎（各ロウ毎
に）にスイッチ手段が順番にオンされる。すなわち、ま
ず、センスアンプユニット選択信号φｓ１に応答してス
イッチ手段ＳＷ１１〜ＳＷ１ｍがオンし、センスアンプ
により増幅されたデータがそれぞれ入出力バスＩ／Ｏ１
〜Ｉ／Ｏｍに与えられる。その後、入出力バスＩ／Ｏ１
〜Ｉ／Ｏｍ上のデータは、それぞれ読み出し回路１０３
Ｒ１〜１０３Ｒｍを介して各カラム毎に判定回路１０４
１〜１０４ｍに与えられる。その後、判定回路１０４１
〜１０４ｍはそれぞれのデータと期待値φ１０４とを比
較して、比較結果を出力する。同様に、センスアンプユ
ニットＳＡＵ２〜ＳＡＵｎも動作することにより、各デ
ータが期待値φ１０４と比較される。
〜ＣＬｍにハイレベルのカラム信号φＣＬ１〜φＣＬｍ
が与えられ、スイッチ手段ＳＷｄ１〜ＳＷｄｍがオフす
ると共に、センスアンプＳＡ１１〜ＳＡｎｍが活性化さ
れ、ビット線対ＢＬ１１〜ＢＬｎｍ上のデータが増幅さ
れる。その後、各センスアンプユニット毎（各ロウ毎
に）にスイッチ手段が順番にオンされる。すなわち、ま
ず、センスアンプユニット選択信号φｓ１に応答してス
イッチ手段ＳＷ１１〜ＳＷ１ｍがオンし、センスアンプ
により増幅されたデータがそれぞれ入出力バスＩ／Ｏ１
〜Ｉ／Ｏｍに与えられる。その後、入出力バスＩ／Ｏ１
〜Ｉ／Ｏｍ上のデータは、それぞれ読み出し回路１０３
Ｒ１〜１０３Ｒｍを介して各カラム毎に判定回路１０４
１〜１０４ｍに与えられる。その後、判定回路１０４１
〜１０４ｍはそれぞれのデータと期待値φ１０４とを比
較して、比較結果を出力する。同様に、センスアンプユ
ニットＳＡＵ２〜ＳＡＵｎも動作することにより、各デ
ータが期待値φ１０４と比較される。
【００２５】以上のように、センスアンプユニット選択
信号により順番に各行を選択するのみで、全てのメモリ
セルをテストすることができるので、不良部位を短時間
で特定できると共に簡単なテストが可能となる。
信号により順番に各行を選択するのみで、全てのメモリ
セルをテストすることができるので、不良部位を短時間
で特定できると共に簡単なテストが可能となる。
【００２６】次に、図３及び図４を参照しながら第３の
実施の形態が説明される。図３は変換部１０５の構成を
示す図であり、図４は図３の構成をさらに詳細に示す図
である。
実施の形態が説明される。図３は変換部１０５の構成を
示す図であり、図４は図３の構成をさらに詳細に示す図
である。
【００２７】この変換部１０５は、判定部１０４の良不
良の判定の結果（ｍビット）をｊビット（２ｊ≧ｍ）の
ビットのアドレスに変換するｍ列のアドレス変換回路ブ
ロック１０５Ａと、ｎステージのバッファ回路ブロック
１０５Ｂとから構成される。
良の判定の結果（ｍビット）をｊビット（２ｊ≧ｍ）の
ビットのアドレスに変換するｍ列のアドレス変換回路ブ
ロック１０５Ａと、ｎステージのバッファ回路ブロック
１０５Ｂとから構成される。
【００２８】アドレス変換回路ブロック１０５Ａはフラ
グ回路ＦＬＧＡ１〜ＦＬＧＡｍと変換回路ＡＴ１〜ＡＴ
ｍとから構成される。バッファ回路ブロック１０５Ｂは
フラグ回路ＦＬＧＢ１〜ＦＬＧＢｎとから構成される。
この変換部１０５のアドレス変換回路ブロック１０５Ａ
及びバッファ回路ブロック１０５Ｂはクロック信号ＣＬ
Ｋに同期して動作する。
グ回路ＦＬＧＡ１〜ＦＬＧＡｍと変換回路ＡＴ１〜ＡＴ
ｍとから構成される。バッファ回路ブロック１０５Ｂは
フラグ回路ＦＬＧＢ１〜ＦＬＧＢｎとから構成される。
この変換部１０５のアドレス変換回路ブロック１０５Ａ
及びバッファ回路ブロック１０５Ｂはクロック信号ＣＬ
Ｋに同期して動作する。
【００２９】この変換部１０５で、は、判定部１０４の
判定回路１０４ｉ（１≦ｉ≦ｍ）から出力された判定結
果がデータの不良を示す場合、フラグ回路ＦＬＧＡｉ
が”１”というフラグを示し、そのフラグ回路ＦＬＧＡ
ｉに対応する変換回路ＡＴｉがデータ不良の部位を特定
するアドレスワードを作成する。その後、そのフラグと
アドレスワードがクロックに同期して順次シフトされ、
バッファ回路ＢＢに格納される。その後、バッファ回路
に格納されたアドレスは連続してシリアルにテスト手段
１０１に転送される。
判定回路１０４ｉ（１≦ｉ≦ｍ）から出力された判定結
果がデータの不良を示す場合、フラグ回路ＦＬＧＡｉ
が”１”というフラグを示し、そのフラグ回路ＦＬＧＡ
ｉに対応する変換回路ＡＴｉがデータ不良の部位を特定
するアドレスワードを作成する。その後、そのフラグと
アドレスワードがクロックに同期して順次シフトされ、
バッファ回路ＢＢに格納される。その後、バッファ回路
に格納されたアドレスは連続してシリアルにテスト手段
１０１に転送される。
【００３０】以下に、図４を参照しながらより詳細な構
成と動作が説明される。
成と動作が説明される。
【００３１】アドレス変換回路ＡＴｉは、制御信号φ３
１によりＡ端子もしくはＢ端子の内どちらか一方に与え
られるデータが入力されるマルチプレクサ回路ＭＵＸー
１ｉ、制御信号φ３１によりＡ端子もしくはＢ端子の内
どちらか一方に与えられるデータが入力されるｊビット
のマルチプレクサ回路ＭＵＸー２ｉと、回路ブロック固
有のアドレスを記憶しているＲＯＭと、ｊビットのアド
レスを保持するアドレス用レジスタＲＡｉとから構成さ
れる。
１によりＡ端子もしくはＢ端子の内どちらか一方に与え
られるデータが入力されるマルチプレクサ回路ＭＵＸー
１ｉ、制御信号φ３１によりＡ端子もしくはＢ端子の内
どちらか一方に与えられるデータが入力されるｊビット
のマルチプレクサ回路ＭＵＸー２ｉと、回路ブロック固
有のアドレスを記憶しているＲＯＭと、ｊビットのアド
レスを保持するアドレス用レジスタＲＡｉとから構成さ
れる。
【００３２】このＭＵＸー１ｉのＡ端子には、判定回路
１０４ｉからの良不良の判定結果が与えられ、その判定
結果が「不良」を示す場合、フラグ回路ＦＬＧＡｉが
「１」というフラグを示すよう指示する信号を出力し、
その判定結果が「良」を示す場合、フラグ回路ＦＬＧＡ
ｉが「０」というフラグを示すよう指示する信号を出力
し、そのＢ端子には、前段のフラグ回路ＦＬＧＡｉー１
の出力が与えられ、その出力端子はフラグ回路ＦＬＧＡ
ｉの入力に接続される。ＲＯＭｉの入力端子には判定回
路１０４ｉからの良不良の判定結果が与えられ、その判
定結果が「不良」を示す場合、ＲＯＭｉはｊビットのア
ドレスを出力し、その判定結果が「良」を示す場合、何
も出力せず、その出力端子はマルチプレクサ回路ＭＵＸ
ー２ｉのＡ端子に接続される。ＭＵＸー２ｉのＡ端子は
ＲＯＭｉの出力端子に接続され、そのＢ端子は、前段の
アドレス用レジスタＲＡｉー１の出力に接続され、その
出力端子はアドレス用レジスタＲＡｉの入力に接続され
る。フラグ回路ＦＬＧＡｉ及びアドレス用レジスタＲＡ
ｉはクロック信号ＣＬＫに同期する。
１０４ｉからの良不良の判定結果が与えられ、その判定
結果が「不良」を示す場合、フラグ回路ＦＬＧＡｉが
「１」というフラグを示すよう指示する信号を出力し、
その判定結果が「良」を示す場合、フラグ回路ＦＬＧＡ
ｉが「０」というフラグを示すよう指示する信号を出力
し、そのＢ端子には、前段のフラグ回路ＦＬＧＡｉー１
の出力が与えられ、その出力端子はフラグ回路ＦＬＧＡ
ｉの入力に接続される。ＲＯＭｉの入力端子には判定回
路１０４ｉからの良不良の判定結果が与えられ、その判
定結果が「不良」を示す場合、ＲＯＭｉはｊビットのア
ドレスを出力し、その判定結果が「良」を示す場合、何
も出力せず、その出力端子はマルチプレクサ回路ＭＵＸ
ー２ｉのＡ端子に接続される。ＭＵＸー２ｉのＡ端子は
ＲＯＭｉの出力端子に接続され、そのＢ端子は、前段の
アドレス用レジスタＲＡｉー１の出力に接続され、その
出力端子はアドレス用レジスタＲＡｉの入力に接続され
る。フラグ回路ＦＬＧＡｉ及びアドレス用レジスタＲＡ
ｉはクロック信号ＣＬＫに同期する。
【００３３】バッファ回路ＢＢｊは、制御信号φ３２に
よりＡ端子もしくはＢ端子の内どちらか一方に与えられ
るデータが入力されるマルチプレクサ回路ＭＵＸー３ｊ
と、制御信号φ３２によりＡ端子もしくはＢ端子の内ど
ちらか一方に与えられるデータが入力されるｊビットの
マルチプレクサ回路ＭＵＸー４ｊと、ｊビットのアドレ
スを保持するアドレス用レジスタＲＢｊとから構成され
る。
よりＡ端子もしくはＢ端子の内どちらか一方に与えられ
るデータが入力されるマルチプレクサ回路ＭＵＸー３ｊ
と、制御信号φ３２によりＡ端子もしくはＢ端子の内ど
ちらか一方に与えられるデータが入力されるｊビットの
マルチプレクサ回路ＭＵＸー４ｊと、ｊビットのアドレ
スを保持するアドレス用レジスタＲＢｊとから構成され
る。
【００３４】このＭＵＸー３ｊのＡ端子は前段のフラグ
回路ＦＬＢｊー１の出力に接続され、そのＢ端子は自ス
テージのフラグ回路ＦＬＧＢｊの出力に接続され、その
出力端子はフラグ回路ＦＬＧＢｊの入力に接続される。
ＭＵＸー４ｊのＡ端子は前段のアドレス用レジスタＢｊ
ー１の出力に接続され、そのＢ端子は自ステージのアド
レス用レジスタＢｊの出力に接続され、その出力端子は
アドレス用レジスタＢｊの入力に接続される。アドレス
用レジスタＢｊの出力は次段のマルチプレクサ回路ＭＵ
Ｘー４ｊ＋１の入力に接続される。フラグ回路ＦＬＧＢ
ｊの出力は自ステージのマルチプレクサ回路ＭＵＸー３
ｊのＢ端子、ゲート回路ＡＮＤｊ（この場合ＡＮＤ回路
により構成される）の一方の入力端子及び次段のマルチ
プレクサ回路ＭＵＸー３ｊ＋１のＡ端子に接続される。
このゲート回路ＡＮＤｊの他方の入力端子は次段のゲー
ト回路ＡＮＤｊ＋１の出力端子に接続されている。ただ
し、ｎ番目の最終ステージにおける制御信号φ３２はフ
ラグ回路ＦＬＧＢｎの出力がそのまま用いられる。ま
た、１段目のステージのマルチプレクサ回路ＭＵＸー３
１及びＭＵＸー４１の各Ａ端子には、それぞれ、変換回
路ブロック１０５Ａの最終段のフラグ回路ＦＬＡｍの出
力、アドレス用レジスタＲＡｎの出力が与えられる。こ
のフラグ回路ＦＬＢｊ及びアドレス用レジスタＲＢｊは
クロック信号ＣＬＫに同期する。
回路ＦＬＢｊー１の出力に接続され、そのＢ端子は自ス
テージのフラグ回路ＦＬＧＢｊの出力に接続され、その
出力端子はフラグ回路ＦＬＧＢｊの入力に接続される。
ＭＵＸー４ｊのＡ端子は前段のアドレス用レジスタＢｊ
ー１の出力に接続され、そのＢ端子は自ステージのアド
レス用レジスタＢｊの出力に接続され、その出力端子は
アドレス用レジスタＢｊの入力に接続される。アドレス
用レジスタＢｊの出力は次段のマルチプレクサ回路ＭＵ
Ｘー４ｊ＋１の入力に接続される。フラグ回路ＦＬＧＢ
ｊの出力は自ステージのマルチプレクサ回路ＭＵＸー３
ｊのＢ端子、ゲート回路ＡＮＤｊ（この場合ＡＮＤ回路
により構成される）の一方の入力端子及び次段のマルチ
プレクサ回路ＭＵＸー３ｊ＋１のＡ端子に接続される。
このゲート回路ＡＮＤｊの他方の入力端子は次段のゲー
ト回路ＡＮＤｊ＋１の出力端子に接続されている。ただ
し、ｎ番目の最終ステージにおける制御信号φ３２はフ
ラグ回路ＦＬＧＢｎの出力がそのまま用いられる。ま
た、１段目のステージのマルチプレクサ回路ＭＵＸー３
１及びＭＵＸー４１の各Ａ端子には、それぞれ、変換回
路ブロック１０５Ａの最終段のフラグ回路ＦＬＡｍの出
力、アドレス用レジスタＲＡｎの出力が与えられる。こ
のフラグ回路ＦＬＢｊ及びアドレス用レジスタＲＢｊは
クロック信号ＣＬＫに同期する。
【００３５】次に、この形態における動作が説明され
る。この動作をより理解する為、上述の第１及び第２の
実施の形態における動作の説明が参酌される。
る。この動作をより理解する為、上述の第１及び第２の
実施の形態における動作の説明が参酌される。
【００３６】まず、制御信号φ３１のレベルがハイにな
ると、マルチプレクサ回路ＭＵＸ−１ｉ及びＭＵＸ−２
ｉのＡ端子に与えられるデータが入力される。
ると、マルチプレクサ回路ＭＵＸ−１ｉ及びＭＵＸ−２
ｉのＡ端子に与えられるデータが入力される。
【００３７】この場合、判定回路１０４ｉの判定結果が
「不良」を示す場合、マルチプレクサ回路ＭＵＸ−１ｉ
は、フラグ回路ＦＬＧＡｉー１が、”１”というフラグ
を示すよう指示する信号を出力する。マルチプレクサ回
路ＭＵＸ−２ｉはＲＯＭｉから固有のｊビットのアドレ
スが入力され、そのアドレスをアドレス用レジスタＲＡ
ｉに与える。
「不良」を示す場合、マルチプレクサ回路ＭＵＸ−１ｉ
は、フラグ回路ＦＬＧＡｉー１が、”１”というフラグ
を示すよう指示する信号を出力する。マルチプレクサ回
路ＭＵＸ−２ｉはＲＯＭｉから固有のｊビットのアドレ
スが入力され、そのアドレスをアドレス用レジスタＲＡ
ｉに与える。
【００３８】一方、判定回路１０４ｉの判定結果が
「良」を示す場合、マルチプレクサ回路ＭＵＸ−１ｉ
は、フラグ回路ＦＬＧＡｉー１が、”０”というフラグ
を示すよう指示する信号を出力する。マルチプレクサ回
路ＭＵＸ−２ｉにはＲＯＭｉからアドレスが入力されな
いので、アドレス用レジスタＲＡｉは初期状態を維持す
る。
「良」を示す場合、マルチプレクサ回路ＭＵＸ−１ｉ
は、フラグ回路ＦＬＧＡｉー１が、”０”というフラグ
を示すよう指示する信号を出力する。マルチプレクサ回
路ＭＵＸ−２ｉにはＲＯＭｉからアドレスが入力されな
いので、アドレス用レジスタＲＡｉは初期状態を維持す
る。
【００３９】次に、制御信号φ３１のレベルがロウにな
ると、マルチプレクサ回路ＭＵＸ−１ｉ及びＭＵＸ−２
ｉのＢ端子に与えられるデータが入力される。この場
合、マルチプレクサ回路ＭＵＸ−１ｉのＢ端子には、ク
ロック信号ＣＬＫに同期して前段のフラグ回路ＦＬＧＡ
ｉ−１のフラグが与えられ、マルチプレクサ回路ＭＵＸ
−１ｉはそのフラグに応じて、自段のフラグ回路ＦＬＧ
Ａｉが”１”または”０”を示すよう指示する信号を出
力する。同様にフラグ回路ＦＬＧＡｉの出力は次段のマ
ルチプレクサ回路ＭＵＸ−１ｉ＋１のＢ端子に与えられ
る。マルチプレクサ回路ＭＵＸ−２ｉのＢ端子には、ク
ロック信号ＣＬＫに同期して前段のアドレス用レジスタ
ＲＡｉ−１に格納されているアドレスが与えられ、マル
チプレクサ回路ＭＵＸ−２ｉはそのアドレスを自段のア
ドレス用レジスタＲＡｉに与える。同様にアドレス用レ
ジスタＲＡｉの出力は次段のマルチプレクサ回路ＭＵＸ
−２ｉ＋１のＢ端子に与えられる。
ると、マルチプレクサ回路ＭＵＸ−１ｉ及びＭＵＸ−２
ｉのＢ端子に与えられるデータが入力される。この場
合、マルチプレクサ回路ＭＵＸ−１ｉのＢ端子には、ク
ロック信号ＣＬＫに同期して前段のフラグ回路ＦＬＧＡ
ｉ−１のフラグが与えられ、マルチプレクサ回路ＭＵＸ
−１ｉはそのフラグに応じて、自段のフラグ回路ＦＬＧ
Ａｉが”１”または”０”を示すよう指示する信号を出
力する。同様にフラグ回路ＦＬＧＡｉの出力は次段のマ
ルチプレクサ回路ＭＵＸ−１ｉ＋１のＢ端子に与えられ
る。マルチプレクサ回路ＭＵＸ−２ｉのＢ端子には、ク
ロック信号ＣＬＫに同期して前段のアドレス用レジスタ
ＲＡｉ−１に格納されているアドレスが与えられ、マル
チプレクサ回路ＭＵＸ−２ｉはそのアドレスを自段のア
ドレス用レジスタＲＡｉに与える。同様にアドレス用レ
ジスタＲＡｉの出力は次段のマルチプレクサ回路ＭＵＸ
−２ｉ＋１のＢ端子に与えられる。
【００４０】同様に、以降、クロック信号ＣＬＫに同期
して（１クロック毎に）、フラグの情報とそのフラグに
対応するアドレス情報が順次シフトしていく。
して（１クロック毎に）、フラグの情報とそのフラグに
対応するアドレス情報が順次シフトしていく。
【００４１】次に、このようにシフトされた情報は、バ
ッファ回路ブロック１０５Ｂに与えられ、バッファ回路
ブロック１０５Ｂ内のｎ段のバッファ回路ＢＢ１〜ＢＢ
ｎを順次シフトされる。この動作についての説明が示さ
れる。
ッファ回路ブロック１０５Ｂに与えられ、バッファ回路
ブロック１０５Ｂ内のｎ段のバッファ回路ＢＢ１〜ＢＢ
ｎを順次シフトされる。この動作についての説明が示さ
れる。
【００４２】ｎ段のバッファ回路ＢＢ１〜ＢＢｎでは、
初期状態では制御信号Φ３２がロウレベルになっている
ので、バッファ回路ＢＢ１〜ＢＢｎ内のマルチプレクサ
回路ＭＵＸ−３１〜３ｎ及びマルチプレクサ回路ＭＵＸ
−４１〜４ｎのＡ端子に与えられるデータが入力され
る。
初期状態では制御信号Φ３２がロウレベルになっている
ので、バッファ回路ＢＢ１〜ＢＢｎ内のマルチプレクサ
回路ＭＵＸ−３１〜３ｎ及びマルチプレクサ回路ＭＵＸ
−４１〜４ｎのＡ端子に与えられるデータが入力され
る。
【００４３】この場合も、上述のアドレス変換回路ブロ
ックにおけるデータのシフトされる例と同様に、フラグ
回路ＦＬＧＡｍから与えられたフラグがマルチプレクサ
回路ＭＵＸ−３１のＡ端子に、アドレス用レジスタＲＡ
ｎから与えられたアドレスがマルチプレクサ回路ＭＵＸ
−４１のＡ端子にそれぞれ与えられた後、クロック信号
ＣＬＫに同期して、１クロック毎に１段づつシフトされ
ていく。
ックにおけるデータのシフトされる例と同様に、フラグ
回路ＦＬＧＡｍから与えられたフラグがマルチプレクサ
回路ＭＵＸ−３１のＡ端子に、アドレス用レジスタＲＡ
ｎから与えられたアドレスがマルチプレクサ回路ＭＵＸ
−４１のＡ端子にそれぞれ与えられた後、クロック信号
ＣＬＫに同期して、１クロック毎に１段づつシフトされ
ていく。
【００４４】その後、最終ステージのフラグ回路ＦＬＧ
Ｂｎにフラグ”１”を示す情報（すなわち、不良データ
を示す情報）が入力された場合、そのフラグ回路ＦＬＧ
Ｂｎからの出力（制御信号φ３２に相当）がハイレベル
になり、最終ステージのマルチプレクサ回路ＭＵＸ−３
ｎ及びマルチプレクサ回路ＭＵＸ−４ｎのＢ端子が選択
されるので、マルチプレクサ回路ＭＵＸ−３ｎ及びＭＵ
Ｘ−４ｎは前ステージのフラグ回路ＦＬＧＢｎー１及び
アドレス用レジスタＲＢｎー１からの出力を受け付けな
くなる。その結果、最終ステージのフラグ回路ＦＬＧＢ
ｎ及びアドレス用レジスタＲＢｎには、それぞれ、不良
を示すフラグ”１”とその不良部位に対応するアドレス
が格納されることになる。同様に、ｎー１のステージの
フラグ回路ＦＬＧＢｎー１にフラグ”１”を示す情報
（すなわち、不良データを示す情報）が入力された場
合、そのフラグ回路ＦＬＧＢｎー１からの出力と最終ス
テージのフラグ回路ＦＬＧＢｎからの出力とによりゲー
ト回路ＡＮＤｎはハイレベルの制御信号φ３２を出力
し、ｎー１のステージのマルチプレクサ回路ＭＵＸ−３
ｎー１及びマルチプレクサ回路ＭＵＸ−４ｎー１のＢ端
子が選択されるので、マルチプレクサ回路ＭＵＸ−３ｎ
ー１及びＭＵＸ−４ｎー１は前ステージのフラグ回路Ｆ
ＬＧＢｎー２及びアドレス用レジスタＲＢｎー２からの
出力を受け付けなくなる。その結果、ｎー１ステージの
フラグ回路ＦＬＧＢｎー１及びアドレス用レジスタＲＢ
ｎー１には、それぞれ、２番目の不良を示すフラグ”
１”とその不良部位に対応するアドレスが格納されるこ
とになる。
Ｂｎにフラグ”１”を示す情報（すなわち、不良データ
を示す情報）が入力された場合、そのフラグ回路ＦＬＧ
Ｂｎからの出力（制御信号φ３２に相当）がハイレベル
になり、最終ステージのマルチプレクサ回路ＭＵＸ−３
ｎ及びマルチプレクサ回路ＭＵＸ−４ｎのＢ端子が選択
されるので、マルチプレクサ回路ＭＵＸ−３ｎ及びＭＵ
Ｘ−４ｎは前ステージのフラグ回路ＦＬＧＢｎー１及び
アドレス用レジスタＲＢｎー１からの出力を受け付けな
くなる。その結果、最終ステージのフラグ回路ＦＬＧＢ
ｎ及びアドレス用レジスタＲＢｎには、それぞれ、不良
を示すフラグ”１”とその不良部位に対応するアドレス
が格納されることになる。同様に、ｎー１のステージの
フラグ回路ＦＬＧＢｎー１にフラグ”１”を示す情報
（すなわち、不良データを示す情報）が入力された場
合、そのフラグ回路ＦＬＧＢｎー１からの出力と最終ス
テージのフラグ回路ＦＬＧＢｎからの出力とによりゲー
ト回路ＡＮＤｎはハイレベルの制御信号φ３２を出力
し、ｎー１のステージのマルチプレクサ回路ＭＵＸ−３
ｎー１及びマルチプレクサ回路ＭＵＸ−４ｎー１のＢ端
子が選択されるので、マルチプレクサ回路ＭＵＸ−３ｎ
ー１及びＭＵＸ−４ｎー１は前ステージのフラグ回路Ｆ
ＬＧＢｎー２及びアドレス用レジスタＲＢｎー２からの
出力を受け付けなくなる。その結果、ｎー１ステージの
フラグ回路ＦＬＧＢｎー１及びアドレス用レジスタＲＢ
ｎー１には、それぞれ、２番目の不良を示すフラグ”
１”とその不良部位に対応するアドレスが格納されるこ
とになる。
【００４５】このような動作を繰り返すことにより、ｍ
段の変換回路部１０５Ａのデータがｍ発のクロック信号
ＣＬＫでバッファ回路部１０５Ｂに全てシフトされる。
このｍ段の変換回路部１０５Ａのデータはｍ段の判定回
路１０４に対応しており、すなわち、半導体記憶回路１
０３のｍ列のカラムに対応しているので、これらの一連
の動作により、不良の発生したメモリセルを示すアドレ
スが全てバッファ回路内に格納されたことになる。
段の変換回路部１０５Ａのデータがｍ発のクロック信号
ＣＬＫでバッファ回路部１０５Ｂに全てシフトされる。
このｍ段の変換回路部１０５Ａのデータはｍ段の判定回
路１０４に対応しており、すなわち、半導体記憶回路１
０３のｍ列のカラムに対応しているので、これらの一連
の動作により、不良の発生したメモリセルを示すアドレ
スが全てバッファ回路内に格納されたことになる。
【００４６】その後、バッファ回路部１０５Ｂに格納さ
れた全アドレスがテスト手段１０１へ連続してシリアル
に出力される。
れた全アドレスがテスト手段１０１へ連続してシリアル
に出力される。
【００４７】以上のように、このような構成によれば、
不良の発生したメモリセルのアドレスのみが特定され
て、連続的にテスト手段へ出力されるので、以降の冗長
救済工程におけるテスト時間が大幅に短縮される。ま
た、テスト手段は不良の部位を示すアドレスデータのみ
を記憶できるような簡単な構成により実現可能なので、
安価にテスト手段を入手することができる。
不良の発生したメモリセルのアドレスのみが特定され
て、連続的にテスト手段へ出力されるので、以降の冗長
救済工程におけるテスト時間が大幅に短縮される。ま
た、テスト手段は不良の部位を示すアドレスデータのみ
を記憶できるような簡単な構成により実現可能なので、
安価にテスト手段を入手することができる。
【００４８】次に、図５及び図６を参照しながら第４の
実施の形態が説明される。図３は変換回路ブロック１０
５Ａの他の構成例である変換回路ブロック１０５Ａ’を
示す図であり、図６は図５の構成をさらに詳細に示す図
である。以下の説明を理解する上で、上述の第３の実施
の形態の説明が参考にされる。
実施の形態が説明される。図３は変換回路ブロック１０
５Ａの他の構成例である変換回路ブロック１０５Ａ’を
示す図であり、図６は図５の構成をさらに詳細に示す図
である。以下の説明を理解する上で、上述の第３の実施
の形態の説明が参考にされる。
【００４９】この変換回路ブロック１０５Ａ’は基本的
には上述の変換回路１０５Ａと同様の機能を有するもの
である。この変換回路ブロック１０５Ａ’を構成する変
換回路ＡＴ’ｉについての説明が以下に示される。
には上述の変換回路１０５Ａと同様の機能を有するもの
である。この変換回路ブロック１０５Ａ’を構成する変
換回路ＡＴ’ｉについての説明が以下に示される。
【００５０】アドレス変換回路ＡＴ’ｉは、制御信号φ
４１によりＡ端子もしくはＢ端子の内どちらか一方に与
えられるデータが入力され、出力端子Ｃからデータを出
力するｊビットのマルチプレクサ回路ＭＵＸー５ｉ、回
路ブロック固有のアドレスを記憶しているＲＯＭｉと、
ｊビットのアドレスを保持するアドレス用レジスタＲＡ
ｉと、制御信号φ４２により判定回路１０４ｉの判定結
果が入力され得る入力状態、もしくは、格納しているデ
ータを次段のアドレス変換回路ＡＴ’ｉ＋１に転送する
ランニング状態を選択するハンドシェイク制御回路ＨＳ
ｉとから構成される。
４１によりＡ端子もしくはＢ端子の内どちらか一方に与
えられるデータが入力され、出力端子Ｃからデータを出
力するｊビットのマルチプレクサ回路ＭＵＸー５ｉ、回
路ブロック固有のアドレスを記憶しているＲＯＭｉと、
ｊビットのアドレスを保持するアドレス用レジスタＲＡ
ｉと、制御信号φ４２により判定回路１０４ｉの判定結
果が入力され得る入力状態、もしくは、格納しているデ
ータを次段のアドレス変換回路ＡＴ’ｉ＋１に転送する
ランニング状態を選択するハンドシェイク制御回路ＨＳ
ｉとから構成される。
【００５１】このＲＯＭｉの入力端子には判定回路１０
４ｉからの良不良の判定結果が与えられ、その出力端子
はマルチプレクサ回路ＭＵＸー５ｉのＡ端子に接続され
る。
４ｉからの良不良の判定結果が与えられ、その出力端子
はマルチプレクサ回路ＭＵＸー５ｉのＡ端子に接続され
る。
【００５２】このＭＵＸー５ｉのＢ端子には、前段のア
ドレス用レジスタＲＡｉー１の出力が与えられ、その出
力端子は自段のアドレス用レジスタＲＡｉの入力に接続
される。
ドレス用レジスタＲＡｉー１の出力が与えられ、その出
力端子は自段のアドレス用レジスタＲＡｉの入力に接続
される。
【００５３】ハンドシェイク制御回路ＨＳｉの入力端子
Ｔには判定回路１０４ｉから良不良を示す判定結果が入
力され、入力端子Ａは前段のハンドシェイク制御回路Ｈ
Ｓｉー１の出力端子Ｂに接続され（出力端子Ｂは次段の
ハンドシェイク制御回路ＨＳｉ＋１の入力端子Ａに接続
される）、出力端子Ｃは前段のハンドシェイク制御回路
ＨＳｉー１の入力端子Ｄに接続され（出力端子Ｄは次段
のハンドシェイク制御回路ＨＳｉ＋１の出力端子Ｃに接
続される）、出力端子Ｅは前段のハンドシェイク制御回
路ＨＳｉー１の入力端子Ｆに接続される（入力端子Ｆは
次段のハンドシェイク制御回路ＨＳｉ＋１の出力端子Ｅ
に接続される）。また、出力端子Ｂはマルチプレクサ回
路ＭＵＸー５ｉに接続され、その出力が制御信号φ４１
としてマルチプレクサ回路ＭＵＸー５ｉに与えられる。
このハンドシェイク制御回路ＨＳは次段のハンドシェイ
ク制御回路ＨＳの状態を検知し、その検知結果に応じて
自段に格納された情報を転送するか否かを判断する機能
を有するものである。
Ｔには判定回路１０４ｉから良不良を示す判定結果が入
力され、入力端子Ａは前段のハンドシェイク制御回路Ｈ
Ｓｉー１の出力端子Ｂに接続され（出力端子Ｂは次段の
ハンドシェイク制御回路ＨＳｉ＋１の入力端子Ａに接続
される）、出力端子Ｃは前段のハンドシェイク制御回路
ＨＳｉー１の入力端子Ｄに接続され（出力端子Ｄは次段
のハンドシェイク制御回路ＨＳｉ＋１の出力端子Ｃに接
続される）、出力端子Ｅは前段のハンドシェイク制御回
路ＨＳｉー１の入力端子Ｆに接続される（入力端子Ｆは
次段のハンドシェイク制御回路ＨＳｉ＋１の出力端子Ｅ
に接続される）。また、出力端子Ｂはマルチプレクサ回
路ＭＵＸー５ｉに接続され、その出力が制御信号φ４１
としてマルチプレクサ回路ＭＵＸー５ｉに与えられる。
このハンドシェイク制御回路ＨＳは次段のハンドシェイ
ク制御回路ＨＳの状態を検知し、その検知結果に応じて
自段に格納された情報を転送するか否かを判断する機能
を有するものである。
【００５４】このマルチプレクサ回路ＭＵＸー５ｉとＲ
ＯＭｉの具体的な接続構成が図６に示されている。
ＯＭｉの具体的な接続構成が図６に示されている。
【００５５】ＲＯＭｉは、マルチプレクサ回路ＭＵＸー
５ｉのＡ端子に接続され、コンタクトの有無により接続
または非接続とされるコンタクトロムＣＲと、このコン
タクトロムＣＲにドレイン電極が接続され、ソース電極
が電源電位Ｖｃｃに接続され、ゲート電極が判定回路１
０４ｉの出力に接続されるＰチャンネル型ＭＯＳトラン
ジスタ（以下ＰＭＯＳという）４１とを備えている。
５ｉのＡ端子に接続され、コンタクトの有無により接続
または非接続とされるコンタクトロムＣＲと、このコン
タクトロムＣＲにドレイン電極が接続され、ソース電極
が電源電位Ｖｃｃに接続され、ゲート電極が判定回路１
０４ｉの出力に接続されるＰチャンネル型ＭＯＳトラン
ジスタ（以下ＰＭＯＳという）４１とを備えている。
【００５６】マルチプレクサ回路ＭＵＸー５ｉは、コン
タクトロムＣＲに接続されるＡ端子と、Ｂ端子とＣ端子
との間に接続され、ＮＭＯＳとＰＭＯＳとか構成される
トランスファー回路であって、そのＰＭＯＳのゲート電
極には制御信号φ４１が与えられ、ＮＭＯＳのゲート電
極にはインバータＩ４１を介して制御信号φ４１が与え
られるトランスファー回路と、Ａ端子と接地電位ＧＮＤ
との間に接続されたＮＭＯＳ４１とを備える。このＮＭ
ＯＳ４１のゲート電極には初期化信号φＩｎｉが与えら
れる。
タクトロムＣＲに接続されるＡ端子と、Ｂ端子とＣ端子
との間に接続され、ＮＭＯＳとＰＭＯＳとか構成される
トランスファー回路であって、そのＰＭＯＳのゲート電
極には制御信号φ４１が与えられ、ＮＭＯＳのゲート電
極にはインバータＩ４１を介して制御信号φ４１が与え
られるトランスファー回路と、Ａ端子と接地電位ＧＮＤ
との間に接続されたＮＭＯＳ４１とを備える。このＮＭ
ＯＳ４１のゲート電極には初期化信号φＩｎｉが与えら
れる。
【００５７】次に、以上の回路における動作が説明され
る。
る。
【００５８】まず、制御信号φ４２がハイレベルになる
と、ハンドシェイク制御回路ＨＳｉは入力モードとな
り、出力端子Ｂから制御信号φ４１を出力する。その制
御信号φ４１に応じてマルチプレクサ回路ＭＵＸー５ｉ
のＡ端子が選択される。ここで、判定回路１０４ｉの判
定結果が「不良」を示す場合、ＲＯＭｉに格納されてい
るｊビットのアドレスが読み出され、マルチプレクサ回
路ＭＵＸー５ｉのＡ端子に与えられる。マルチプレクサ
回路ＭＵＸー５ｉのＡ端子は、制御信号φ４１により選
択されているので、Ａ端子に与えられたアドレスがＣ端
子より出力され、アドレス用レジスタＲＡｉに格納され
る。この判定回路１０４ｉの判定結果が「不良」を示す
場合、ハンドシェイク制御回路ＨＳｉに情報”１”が書
き込まれる。
と、ハンドシェイク制御回路ＨＳｉは入力モードとな
り、出力端子Ｂから制御信号φ４１を出力する。その制
御信号φ４１に応じてマルチプレクサ回路ＭＵＸー５ｉ
のＡ端子が選択される。ここで、判定回路１０４ｉの判
定結果が「不良」を示す場合、ＲＯＭｉに格納されてい
るｊビットのアドレスが読み出され、マルチプレクサ回
路ＭＵＸー５ｉのＡ端子に与えられる。マルチプレクサ
回路ＭＵＸー５ｉのＡ端子は、制御信号φ４１により選
択されているので、Ａ端子に与えられたアドレスがＣ端
子より出力され、アドレス用レジスタＲＡｉに格納され
る。この判定回路１０４ｉの判定結果が「不良」を示す
場合、ハンドシェイク制御回路ＨＳｉに情報”１”が書
き込まれる。
【００５９】一方、判定回路１０４ｉの判定結果が
「良」を示す場合、ＲＯＭｉからのアドレスは全て”
０”になり、ハンドシェイク制御回路ＨＳｉには情報”
０”が書き込まれる。
「良」を示す場合、ＲＯＭｉからのアドレスは全て”
０”になり、ハンドシェイク制御回路ＨＳｉには情報”
０”が書き込まれる。
【００６０】次に、制御信号φ４２がロウレベルになる
と、ハンドシェイク制御回路ＨＳｉがランニングモード
になる。このランニングモードになると、情報”０”が
書き込まれているハンドシェイク制御回路ＨＳｉは出力
端子Ｂから出力されている制御信号φ４１がロウレベル
に遷移する。この制御信号φ４１に遷移に応答してマル
チプレクサ回路ＭＵＸー５ｉのＢ端子が選択される。そ
して、マルチプレクサ回路ＭＵＸー５ｉは前段のアドレ
ス用レジスタＲＡｉ−１に格納されていたアドレスを受
取り、自段のアドレス用レジスタＲＡｉにそのアドレス
が格納される。同時に、ハンドシェイク制御回路ＨＳｉ
は前段のハンドシェイク制御回路ＨＳｉー１に書き込ま
れていた情報を受け取る。
と、ハンドシェイク制御回路ＨＳｉがランニングモード
になる。このランニングモードになると、情報”０”が
書き込まれているハンドシェイク制御回路ＨＳｉは出力
端子Ｂから出力されている制御信号φ４１がロウレベル
に遷移する。この制御信号φ４１に遷移に応答してマル
チプレクサ回路ＭＵＸー５ｉのＢ端子が選択される。そ
して、マルチプレクサ回路ＭＵＸー５ｉは前段のアドレ
ス用レジスタＲＡｉ−１に格納されていたアドレスを受
取り、自段のアドレス用レジスタＲＡｉにそのアドレス
が格納される。同時に、ハンドシェイク制御回路ＨＳｉ
は前段のハンドシェイク制御回路ＨＳｉー１に書き込ま
れていた情報を受け取る。
【００６１】この場合、次段のハンドシェイク制御回路
ＨＳｉ＋１に情報”０”が書き込まれ、自段のハンドシ
ェイク制御回路ＨＳｉに情報”１”が書き込まれている
と、アドレス用レジスタＲＡｉとハンドシェイク制御回
路ＨＳｉとからデータが出力された後、制御信号φ４１
がロウレベルになり、アドレス用レジスタＲＡｉに前段
のアドレス用レジスタＲＡｉー１の出力が与えられると
共に、自段のハンドシェイク制御回路ＨＳｉは前段のハ
ンドシェイク制御回路ＨＳｉー１に書き込まれている情
報を受け取る。
ＨＳｉ＋１に情報”０”が書き込まれ、自段のハンドシ
ェイク制御回路ＨＳｉに情報”１”が書き込まれている
と、アドレス用レジスタＲＡｉとハンドシェイク制御回
路ＨＳｉとからデータが出力された後、制御信号φ４１
がロウレベルになり、アドレス用レジスタＲＡｉに前段
のアドレス用レジスタＲＡｉー１の出力が与えられると
共に、自段のハンドシェイク制御回路ＨＳｉは前段のハ
ンドシェイク制御回路ＨＳｉー１に書き込まれている情
報を受け取る。
【００６２】ｍ段の変換部１０５Ａ’の最終段のハンド
シェイク制御回路ＨＳｍから自段のハンドシェイク制御
回路ＨＳｉまでに情報”１”が書き込まれると、制御信
号φ４１はハイレベルのまま保持され、前段からのアド
レス及び情報の入力が受け付けられなくなる。
シェイク制御回路ＨＳｍから自段のハンドシェイク制御
回路ＨＳｉまでに情報”１”が書き込まれると、制御信
号φ４１はハイレベルのまま保持され、前段からのアド
レス及び情報の入力が受け付けられなくなる。
【００６３】このように動作することにより、不良の発
生した部位に対応する複数のアドレスのみが最終段のハ
ンドシェイク制御回路ＨＳｍに対応するアドレス用レジ
スタＲＡｍから順々に格納されていく。
生した部位に対応する複数のアドレスのみが最終段のハ
ンドシェイク制御回路ＨＳｍに対応するアドレス用レジ
スタＲＡｍから順々に格納されていく。
【００６４】その後、上述の第３の実施の形態と同様に
不良部位を示すアドレスデータが連続的にシリアルにテ
スト手段１０１へ出力される。
不良部位を示すアドレスデータが連続的にシリアルにテ
スト手段１０１へ出力される。
【００６５】本実施の形態によれば、第３の実施の形態
により得られる効果に加え、ハンドシェイク制御回路が
次段のハンドシェイク制御回路の状態を検知して動作す
ることができるので、第３の実施の形態で説明したよう
なｍ発のクロック信号を待つことなく、クロック信号に
独立してアドレスデータを転送することができる。従っ
て、より高速な動作が可能となる。
により得られる効果に加え、ハンドシェイク制御回路が
次段のハンドシェイク制御回路の状態を検知して動作す
ることができるので、第３の実施の形態で説明したよう
なｍ発のクロック信号を待つことなく、クロック信号に
独立してアドレスデータを転送することができる。従っ
て、より高速な動作が可能となる。
【００６６】次に、図７乃至図１２を参照しながら第５
の実施の形態が説明される。ここでは、上述の第４の実
施の形態におけるハンドシェイク制御回路の具体的な構
成例が示される。
の実施の形態が説明される。ここでは、上述の第４の実
施の形態におけるハンドシェイク制御回路の具体的な構
成例が示される。
【００６７】このハンドシェイク制御回路は、制御信号
φ４２が入力に与えられるインバータＩ５１と、判定回
路１０４ｉに接続される入力端子Ｔとノード５１との間
に接続されるトランスファーゲート回路Ｉ５２であっ
て、このトランスファーゲート回路Ｉ５２はＮＭＯＳと
ＰＭＯＳから成り、ＮＭＯＳのゲート電極に制御信号φ
４２が与えられ、ＰＭＯＳのゲート電極がインバータ回
路Ｉ５１の出力に接続されるトランスファーゲート回路
Ｉ５２と、入力端子Ａとノード５１との間に接続される
トランスファーゲート回路Ｉ５３であって、このトラン
スファーゲート回路Ｉ５３はＮＭＯＳとＰＭＯＳから成
り、ＰＭＯＳのゲート電極に制御信号φ４２が与えら
れ、ＮＭＯＳのゲート電極がインバータ回路Ｉ５１の出
力に接続されるトランスファーゲート回路Ｉ５３と、ノ
ード５１にドレイン電極が接続され、ソース電極が接地
電位Ｖｓｓに接続され、ゲート電極に初期化信号φＩｎ
ｉが与えられるＮＭＯＳ５１と、α端子がノード５１に
接続され、β端子が入力端子Ｄに接続され、γ端子がノ
ード５２に接続されたＣエレメント回路Ｉ５４（具体回
路が図８に示される）と、α端子がノード５２に接続さ
れ、β端子が入力端子Ｆに接続され、γ端子が出力端子
Ｂに接続されたＣエレメント回路Ｉ５５（具体回路が図
８に示される）と、ノード５２にドレイン電極が接続さ
れ、ソース電極が接地電位Ｖｓｓに接続され、ゲート電
極に初期化信号φＩｎｉが与えられるＮＭＯＳ５２と、
ノード５１に接続される出力端子Ｃと、ノード５２に接
続される出力端子Ｅとから構成されている。
φ４２が入力に与えられるインバータＩ５１と、判定回
路１０４ｉに接続される入力端子Ｔとノード５１との間
に接続されるトランスファーゲート回路Ｉ５２であっ
て、このトランスファーゲート回路Ｉ５２はＮＭＯＳと
ＰＭＯＳから成り、ＮＭＯＳのゲート電極に制御信号φ
４２が与えられ、ＰＭＯＳのゲート電極がインバータ回
路Ｉ５１の出力に接続されるトランスファーゲート回路
Ｉ５２と、入力端子Ａとノード５１との間に接続される
トランスファーゲート回路Ｉ５３であって、このトラン
スファーゲート回路Ｉ５３はＮＭＯＳとＰＭＯＳから成
り、ＰＭＯＳのゲート電極に制御信号φ４２が与えら
れ、ＮＭＯＳのゲート電極がインバータ回路Ｉ５１の出
力に接続されるトランスファーゲート回路Ｉ５３と、ノ
ード５１にドレイン電極が接続され、ソース電極が接地
電位Ｖｓｓに接続され、ゲート電極に初期化信号φＩｎ
ｉが与えられるＮＭＯＳ５１と、α端子がノード５１に
接続され、β端子が入力端子Ｄに接続され、γ端子がノ
ード５２に接続されたＣエレメント回路Ｉ５４（具体回
路が図８に示される）と、α端子がノード５２に接続さ
れ、β端子が入力端子Ｆに接続され、γ端子が出力端子
Ｂに接続されたＣエレメント回路Ｉ５５（具体回路が図
８に示される）と、ノード５２にドレイン電極が接続さ
れ、ソース電極が接地電位Ｖｓｓに接続され、ゲート電
極に初期化信号φＩｎｉが与えられるＮＭＯＳ５２と、
ノード５１に接続される出力端子Ｃと、ノード５２に接
続される出力端子Ｅとから構成されている。
【００６８】入力端子Ａは前段のハンドシェイク制御回
路の出力端子Ｂに接続され、出力端子Ｄは次段のハンド
シェイク制御回路の出力端子Ｃに接続さ、入力端子Ｆは
次段のハンドシェイク制御回路の出力端子Ｅに接続され
る。
路の出力端子Ｂに接続され、出力端子Ｄは次段のハンド
シェイク制御回路の出力端子Ｃに接続さ、入力端子Ｆは
次段のハンドシェイク制御回路の出力端子Ｅに接続され
る。
【００６９】Ｃエレメント回路Ｉ５４、Ｉ５５は、図８
に示されるように電源電位ＶｃｃとノードＮ５３との間
に直列に接続されているＰＭＯＳ５１、５２と、ノード
Ｎ５３と接地電位Ｖｓｓとの間に直列に接続されている
ＮＭＯＳ５３、５４と、ノードＮ５３とγ端子との間に
接続されるインバータＩ５６と、ＰＭＯＳ５１及びＮＭ
ＯＳ５４のゲート電極とβ端子との間に接続されるイン
バータＩ５７とを有し、ＰＭＯＳ５２及びＮＭＯＳ５３
のゲート電極にはα端子が接続される。
に示されるように電源電位ＶｃｃとノードＮ５３との間
に直列に接続されているＰＭＯＳ５１、５２と、ノード
Ｎ５３と接地電位Ｖｓｓとの間に直列に接続されている
ＮＭＯＳ５３、５４と、ノードＮ５３とγ端子との間に
接続されるインバータＩ５６と、ＰＭＯＳ５１及びＮＭ
ＯＳ５４のゲート電極とβ端子との間に接続されるイン
バータＩ５７とを有し、ＰＭＯＳ５２及びＮＭＯＳ５３
のゲート電極にはα端子が接続される。
【００７０】次に、このハンドシェイク制御回路の動作
が説明される。
が説明される。
【００７１】まず、初期化信号φＩｎｉがハイレベルに
なると、ノードＮ５１とノードＮ５２とが接地電位レベ
ルＶｓｓになる。次に、入力モードになり制御信号φ４
２がハイレベルになると、トランスファーゲート回路Ｉ
５２がオンし、トランスファーゲート回路Ｉ５３がオフ
する。そうすると、判定回路１０４ｉからの良否を示す
判定結果がノードＮ５１に現れる。
なると、ノードＮ５１とノードＮ５２とが接地電位レベ
ルＶｓｓになる。次に、入力モードになり制御信号φ４
２がハイレベルになると、トランスファーゲート回路Ｉ
５２がオンし、トランスファーゲート回路Ｉ５３がオフ
する。そうすると、判定回路１０４ｉからの良否を示す
判定結果がノードＮ５１に現れる。
【００７２】その後、ランニングモードになり、制御信
号φ４２がロウレベルになると、トランスファーゲート
回路Ｉ５２がオフし、トランスファーゲート回路Ｉ５３
がオンする。
号φ４２がロウレベルになると、トランスファーゲート
回路Ｉ５２がオフし、トランスファーゲート回路Ｉ５３
がオンする。
【００７３】ここで、自段のノードＮ５１に「不良」を
表す判定結果、データ”１”（ハイレベル）が現れ、か
つ、次段のノードＮ５１に「良」を表す判定結果、デー
タ”０”（ロウレベル）が現れている場合、入力モード
時には、自段の入力端子Ｄはロウレベルであるので、Ｃ
エレメント回路Ｉ５４のＮＭＯＳ５４及びＮＭＯＳ５３
がオンするので、ノードＮ５２がハイレベルとなる。つ
まり、ノード５１に現れた判定結果であるデータ”１”
がノードＮ５２に移動したこととなる。
表す判定結果、データ”１”（ハイレベル）が現れ、か
つ、次段のノードＮ５１に「良」を表す判定結果、デー
タ”０”（ロウレベル）が現れている場合、入力モード
時には、自段の入力端子Ｄはロウレベルであるので、Ｃ
エレメント回路Ｉ５４のＮＭＯＳ５４及びＮＭＯＳ５３
がオンするので、ノードＮ５２がハイレベルとなる。つ
まり、ノード５１に現れた判定結果であるデータ”１”
がノードＮ５２に移動したこととなる。
【００７４】さらに、次段のノードＮ５２もロウレベル
であるので、自段のＣエレメント回路Ｉ５５も同様に動
作し、ノードＮ５２のデータ”１”が出力端子Ｂまで移
動する。
であるので、自段のＣエレメント回路Ｉ５５も同様に動
作し、ノードＮ５２のデータ”１”が出力端子Ｂまで移
動する。
【００７５】ランニングモードでは、次段のノードＮ５
１にデータ”１”が移動するので、自段の入力端子Ｄが
ハイレベルとなる。その結果、Ｃエレメント回路Ｉ５４
のＮＭＯＳ５４はオフする。この時、前段の出力端子Ｂ
から与えられるデータが”０”の場合、自段のノードＮ
５１はデータ”０”を示すロウレベルになる。一方、前
段の出力端子Ｂから与えられるデータが”１”の場合、
自段のノードＮ５１はデータ”１”を示すハイレベルに
なる。
１にデータ”１”が移動するので、自段の入力端子Ｄが
ハイレベルとなる。その結果、Ｃエレメント回路Ｉ５４
のＮＭＯＳ５４はオフする。この時、前段の出力端子Ｂ
から与えられるデータが”０”の場合、自段のノードＮ
５１はデータ”０”を示すロウレベルになる。一方、前
段の出力端子Ｂから与えられるデータが”１”の場合、
自段のノードＮ５１はデータ”１”を示すハイレベルに
なる。
【００７６】自段のノードＮ５１がデータ”０”を示す
ロウレベルの場合は、自段の出力端子Ｄがハイレベルに
なることにより、自段のノードＮ５２がデータ”０”を
示すロウレベルになる。自段のノードＮ５１がデータ”
１”を示すハイレベルの場合は、自段の出力端子Ｄがハ
イレベルになる前に、自段のノードＮ５２がデータ”
０”を示すロウレベルになる。
ロウレベルの場合は、自段の出力端子Ｄがハイレベルに
なることにより、自段のノードＮ５２がデータ”０”を
示すロウレベルになる。自段のノードＮ５１がデータ”
１”を示すハイレベルの場合は、自段の出力端子Ｄがハ
イレベルになる前に、自段のノードＮ５２がデータ”
０”を示すロウレベルになる。
【００７７】また、自段のノードＮ５１がデータ”１”
を示すロウレベルの場合は、前段のＣエレメント回路Ｉ
５４のＮＭＯＳ５４もオフするので、自段のノードＮ５
１はデータ”１”を保持し、次段のノードＮ５１がデー
タ”０”を示すロウレベルになった時に、自段のデー
タ”１”が移動し始める。
を示すロウレベルの場合は、前段のＣエレメント回路Ｉ
５４のＮＭＯＳ５４もオフするので、自段のノードＮ５
１はデータ”１”を保持し、次段のノードＮ５１がデー
タ”０”を示すロウレベルになった時に、自段のデー
タ”１”が移動し始める。
【００７８】このような動作を繰り返すことにより、デ
ータ”１”を示す判定結果のみが最終ステージの方から
順に格納されていく。
ータ”１”を示す判定結果のみが最終ステージの方から
順に格納されていく。
【００７９】本実施の形態のようなハンドシェイク制御
回路によれば、次段のハンドシェイク制御回路の状態を
検知してデータを転送する為、データ”１”を示す判定
結果（すなわち、不良を示す判定結果）が少ない場合、
高速にデータを収集することができる。ここでは、ハン
ドシェイク制御回路はアドレスの高速転送に用いられた
が、画像データの圧縮等に適用することも可能である。
回路によれば、次段のハンドシェイク制御回路の状態を
検知してデータを転送する為、データ”１”を示す判定
結果（すなわち、不良を示す判定結果）が少ない場合、
高速にデータを収集することができる。ここでは、ハン
ドシェイク制御回路はアドレスの高速転送に用いられた
が、画像データの圧縮等に適用することも可能である。
【００８０】次に、このハンドシェイク制御回路の他の
例が図９及び図１０を参照しながら説明される。
例が図９及び図１０を参照しながら説明される。
【００８１】このハンドシェイク制御回路は、制御信号
φ４２が入力に与えられるインバータＩ６１と、判定回
路１０４ｉに接続される入力端子Ｔとノード６０（入力
端子Ａ）との間に接続されるトランスファーゲート回路
Ｉ６２であって、このトランスファーゲート回路Ｉ６２
はＮＭＯＳとＰＭＯＳから成り、ＮＭＯＳのゲート電極
に制御信号φ４２が与えられ、ＰＭＯＳのゲート電極が
インバータ回路Ｉ６１の出力に接続されるトランスファ
ーゲート回路Ｉ６２と、ドレイン電極がノード６０に接
続され、ソース電極が電源電位Ｖｃｃに接続され、ゲー
ト電極に初期化信号φＩｎｉが与えられるＰＭＯＳ６１
と、入力がノードＮ６０に接続され出力がノードＮ６１
に接続されているインバータＩ６３と、α端子がノード
６１に接続され、β端子がノードＮ６３（入力端子Ｄ）
に接続され、γ端子がノード６２に接続され、σ端子に
制御信号φ４２が与えられ、η端子がノード６７に接続
されたＣエレメント回路Ｉ６４（具体回路が図１０に示
される）と、入力がノードＮ６２に接続され出力がノー
ドＮ６４に接続されているインバータＩ６５と、α端子
がノード６４に接続され、β端子がノードＮ６５（入力
端子Ｆ）に接続され、γ端子がノード６６（出力端子
Ｂ）に接続され、σ端子に制御信号φ４２が与えられ、
η端子がノード６７に接続されたＣエレメント回路Ｉ６
６（具体回路が図１０に示される）と、ノード６２にド
レイン電極が接続され、ソース電極が電源電位Ｖｃｃに
接続され、ゲート電極に初期化信号φＩｎｉが与えられ
るＰＭＯＳ６２とから構成されている。
φ４２が入力に与えられるインバータＩ６１と、判定回
路１０４ｉに接続される入力端子Ｔとノード６０（入力
端子Ａ）との間に接続されるトランスファーゲート回路
Ｉ６２であって、このトランスファーゲート回路Ｉ６２
はＮＭＯＳとＰＭＯＳから成り、ＮＭＯＳのゲート電極
に制御信号φ４２が与えられ、ＰＭＯＳのゲート電極が
インバータ回路Ｉ６１の出力に接続されるトランスファ
ーゲート回路Ｉ６２と、ドレイン電極がノード６０に接
続され、ソース電極が電源電位Ｖｃｃに接続され、ゲー
ト電極に初期化信号φＩｎｉが与えられるＰＭＯＳ６１
と、入力がノードＮ６０に接続され出力がノードＮ６１
に接続されているインバータＩ６３と、α端子がノード
６１に接続され、β端子がノードＮ６３（入力端子Ｄ）
に接続され、γ端子がノード６２に接続され、σ端子に
制御信号φ４２が与えられ、η端子がノード６７に接続
されたＣエレメント回路Ｉ６４（具体回路が図１０に示
される）と、入力がノードＮ６２に接続され出力がノー
ドＮ６４に接続されているインバータＩ６５と、α端子
がノード６４に接続され、β端子がノードＮ６５（入力
端子Ｆ）に接続され、γ端子がノード６６（出力端子
Ｂ）に接続され、σ端子に制御信号φ４２が与えられ、
η端子がノード６７に接続されたＣエレメント回路Ｉ６
６（具体回路が図１０に示される）と、ノード６２にド
レイン電極が接続され、ソース電極が電源電位Ｖｃｃに
接続され、ゲート電極に初期化信号φＩｎｉが与えられ
るＰＭＯＳ６２とから構成されている。
【００８２】入力端子Ａは前段のハンドシェイク制御回
路の出力端子Ｂに接続され、出力端子Ｄは次段のハンド
シェイク制御回路の出力端子Ｃに接続さ、入力端子Ｆは
次段のハンドシェイク制御回路の出力端子Ｅに接続され
る。
路の出力端子Ｂに接続され、出力端子Ｄは次段のハンド
シェイク制御回路の出力端子Ｃに接続さ、入力端子Ｆは
次段のハンドシェイク制御回路の出力端子Ｅに接続され
る。
【００８３】Ｃエレメント回路Ｉ６４、Ｉ６６は、図１
０に示されるように電源電位ＶｃｃとノードＮ６２との
間に直列に接続されているＰＭＯＳ６３、６４、６５
と、ノードＮ６２と接地電位Ｖｓｓとの間に直列に接続
されているＮＭＯＳ６０、６１、６２と、ＰＭＯＳ６４
及びＮＭＯＳ６１のゲート電極とβ端子との間に接続さ
れるインバータＩ６７とを有し、ＰＭＯＳ６５及びＮＭ
ＯＳ６０のゲート電極にはα端子が接続され、ＰＭＯＳ
６３のゲート電極にはσ端子が接続され、ＮＭＯＳ６２
のゲート電極にはη端子が接続される。
０に示されるように電源電位ＶｃｃとノードＮ６２との
間に直列に接続されているＰＭＯＳ６３、６４、６５
と、ノードＮ６２と接地電位Ｖｓｓとの間に直列に接続
されているＮＭＯＳ６０、６１、６２と、ＰＭＯＳ６４
及びＮＭＯＳ６１のゲート電極とβ端子との間に接続さ
れるインバータＩ６７とを有し、ＰＭＯＳ６５及びＮＭ
ＯＳ６０のゲート電極にはα端子が接続され、ＰＭＯＳ
６３のゲート電極にはσ端子が接続され、ＮＭＯＳ６２
のゲート電極にはη端子が接続される。
【００８４】次に、このハンドシェイク制御回路の動作
が説明される。
が説明される。
【００８５】まず、初期化信号φＩｎｉがローレベルに
なると、ノードＮ６０とノードＮ６２とが電源電位レベ
ルＶｃｃになる。次に、入力モードになり制御信号φ４
２がハイレベルになると、トランスファーゲート回路Ｉ
５２がオンし、Ｃエレメント回路Ｉ６４、Ｉ６６がオフ
する。そうすると、判定回路１０４ｉからの良否を示す
判定結果がノードＮ６０に現れる。
なると、ノードＮ６０とノードＮ６２とが電源電位レベ
ルＶｃｃになる。次に、入力モードになり制御信号φ４
２がハイレベルになると、トランスファーゲート回路Ｉ
５２がオンし、Ｃエレメント回路Ｉ６４、Ｉ６６がオフ
する。そうすると、判定回路１０４ｉからの良否を示す
判定結果がノードＮ６０に現れる。
【００８６】その後、ランニングモードになり、制御信
号φ４２がロウレベルになると、トランスファーゲート
回路Ｉ５２がオフし、Ｃエレメント回路Ｉ６４、Ｉ６６
がオンする。
号φ４２がロウレベルになると、トランスファーゲート
回路Ｉ５２がオフし、Ｃエレメント回路Ｉ６４、Ｉ６６
がオンする。
【００８７】ここで、ノードＮ６１に「不良」を表すデ
ータ”１”を保存するためにノードＮ６０にデータ”
０”が取り込まれ、次段のノードＮ６１にデータ”０”
を保存するために、次段のノードＮ６０にデータ”１”
が入力される場合、入力モード時には、自段のノードＮ
６３はデータ”０”なので、Ｃエレメント回路Ｉ６４の
ＮＭＯＳ６０、６１、６２がオンする。従って、ノード
Ｎ６２がローレベル、ノードＮ６４がハイレベルになる
ので、ノードＮ６１のデータ”１”がノードＮ６４に移
動したことになる。
ータ”１”を保存するためにノードＮ６０にデータ”
０”が取り込まれ、次段のノードＮ６１にデータ”０”
を保存するために、次段のノードＮ６０にデータ”１”
が入力される場合、入力モード時には、自段のノードＮ
６３はデータ”０”なので、Ｃエレメント回路Ｉ６４の
ＮＭＯＳ６０、６１、６２がオンする。従って、ノード
Ｎ６２がローレベル、ノードＮ６４がハイレベルになる
ので、ノードＮ６１のデータ”１”がノードＮ６４に移
動したことになる。
【００８８】さらに、次段のノードＮ６４もデータ”
１”であるので、自段のＣエレメント回路Ｉ６６も同様
にノードＮ６４のデータ”１”が次段のノードＮ６１ま
で移動する。
１”であるので、自段のＣエレメント回路Ｉ６６も同様
にノードＮ６４のデータ”１”が次段のノードＮ６１ま
で移動する。
【００８９】ランニングモードでは、次段のノードＮ６
１にデータ”１”が移動するので、自段のノードＮ６３
（入力端子Ｄ）がハイレベルとなる。その結果、Ｃエレ
メント回路Ｉ６４のＮＭＯＳ６１はオフする。この時、
前段の出力端子Ｂから与えられるデータが”１”の場
合、自段のノードＮ６１はデータ”０”を示すロウレベ
ルになる。一方、前段の出力端子Ｂから与えられるデー
タが”０”の場合、自段のノードＮ６１はデータ”１”
を示すハイレベルになる。
１にデータ”１”が移動するので、自段のノードＮ６３
（入力端子Ｄ）がハイレベルとなる。その結果、Ｃエレ
メント回路Ｉ６４のＮＭＯＳ６１はオフする。この時、
前段の出力端子Ｂから与えられるデータが”１”の場
合、自段のノードＮ６１はデータ”０”を示すロウレベ
ルになる。一方、前段の出力端子Ｂから与えられるデー
タが”０”の場合、自段のノードＮ６１はデータ”１”
を示すハイレベルになる。
【００９０】自段のノードＮ６１がデータ”０”を示す
ロウレベルの場合は、自段のノードＮ６３（出力端子
Ｄ）がハイレベルになることにより、自段のノードＮ６
４(出力端子Ｅ）がデータ”０”を示すロウレベルにな
る。自段のノードＮ６１がデータ”１”を示すハイレベ
ルの場合は、自段のノードＮ６３（出力端子Ｄ）がハイ
レベルになる前に、自段のノードＮ６４がデータ”１”
を示すハイレベルになる。
ロウレベルの場合は、自段のノードＮ６３（出力端子
Ｄ）がハイレベルになることにより、自段のノードＮ６
４(出力端子Ｅ）がデータ”０”を示すロウレベルにな
る。自段のノードＮ６１がデータ”１”を示すハイレベ
ルの場合は、自段のノードＮ６３（出力端子Ｄ）がハイ
レベルになる前に、自段のノードＮ６４がデータ”１”
を示すハイレベルになる。
【００９１】また、自段のノードＮ６１がデータ”１”
を示すハイレベルの場合は、前段のＣエレメント回路Ｉ
６４のＮＭＯＳ６１もオフするので、自段のノードＮ６
１はデータ”１”を保持し、次段のノードＮ６１がデー
タ”０”を示すロウレベルになった時に、自段のデー
タ”１”が移動し始める。
を示すハイレベルの場合は、前段のＣエレメント回路Ｉ
６４のＮＭＯＳ６１もオフするので、自段のノードＮ６
１はデータ”１”を保持し、次段のノードＮ６１がデー
タ”０”を示すロウレベルになった時に、自段のデー
タ”１”が移動し始める。
【００９２】このような動作を繰り返すことにより、デ
ータ”１”を示す判定結果のみが最終ステージの方から
順に格納されていく。
ータ”１”を示す判定結果のみが最終ステージの方から
順に格納されていく。
【００９３】このような構成によれば、前述のような効
果に加え、初期状態から動作時に移行する時のレベルの
衝突がなく、さらに、トランスファーゲートがデータ伝
送経路にない為、高速で安定した動作が期待できる。
果に加え、初期状態から動作時に移行する時のレベルの
衝突がなく、さらに、トランスファーゲートがデータ伝
送経路にない為、高速で安定した動作が期待できる。
【００９４】次に、このハンドシェイク制御回路のさら
なる他の例が図１１及び図１２を参照しながら説明され
る。
なる他の例が図１１及び図１２を参照しながら説明され
る。
【００９５】このハンドシェイク制御回路は、制御信号
φ４２が入力に与えられるインバータＩ７１と、判定回
路１０４ｉに接続される入力端子Ｔとノード７０（入力
端子Ａ）との間に接続されるトランスファーゲート回路
Ｉ７２であって、このトランスファーゲート回路Ｉ７２
はＮＭＯＳとＰＭＯＳから成り、ＮＭＯＳのゲート電極
に制御信号φ４２が与えられ、ＰＭＯＳのゲート電極が
インバータ回路Ｉ６７の出力に接続されるトランスファ
ーゲート回路Ｉ７２と、ドレイン電極がノード７０に接
続され、ソース電極が電源電位Ｖｃｃに接続され、ゲー
ト電極に初期化信号φＩｎｉが与えられるＰＭＯＳ７１
と、入力がノードＮ７０に接続され出力がノードＮ７１
に接続されているインバータＩ７３と、α端子がノード
７１に接続され、β端子がノード７３（入力端子Ｄ）に
接続され、γ端子がノード７２に接続され、η端子がノ
ード７７に接続されたＣエレメント回路Ｉ７４（具体回
路が図１２に示される）と、入力がノードＮ７２に接続
され出力がノードＮ７４に接続されているインバータＩ
７５と、α端子がノード７４に接続され、β端子がノー
ドＮ７５（入力端子Ｆ）に接続され、γ端子がノード７
６（出力端子Ｂ）に接続され、η端子がノード７７に接
続されたＣエレメント回路Ｉ７６（具体回路が図１２に
示される）と、ノード７２にドレイン電極が接続され、
ソース電極が電源電位Ｖｃｃに接続され、ゲート電極に
初期化信号φＩｎｉが与えられるＰＭＯＳ７２とから構
成されている。
φ４２が入力に与えられるインバータＩ７１と、判定回
路１０４ｉに接続される入力端子Ｔとノード７０（入力
端子Ａ）との間に接続されるトランスファーゲート回路
Ｉ７２であって、このトランスファーゲート回路Ｉ７２
はＮＭＯＳとＰＭＯＳから成り、ＮＭＯＳのゲート電極
に制御信号φ４２が与えられ、ＰＭＯＳのゲート電極が
インバータ回路Ｉ６７の出力に接続されるトランスファ
ーゲート回路Ｉ７２と、ドレイン電極がノード７０に接
続され、ソース電極が電源電位Ｖｃｃに接続され、ゲー
ト電極に初期化信号φＩｎｉが与えられるＰＭＯＳ７１
と、入力がノードＮ７０に接続され出力がノードＮ７１
に接続されているインバータＩ７３と、α端子がノード
７１に接続され、β端子がノード７３（入力端子Ｄ）に
接続され、γ端子がノード７２に接続され、η端子がノ
ード７７に接続されたＣエレメント回路Ｉ７４（具体回
路が図１２に示される）と、入力がノードＮ７２に接続
され出力がノードＮ７４に接続されているインバータＩ
７５と、α端子がノード７４に接続され、β端子がノー
ドＮ７５（入力端子Ｆ）に接続され、γ端子がノード７
６（出力端子Ｂ）に接続され、η端子がノード７７に接
続されたＣエレメント回路Ｉ７６（具体回路が図１２に
示される）と、ノード７２にドレイン電極が接続され、
ソース電極が電源電位Ｖｃｃに接続され、ゲート電極に
初期化信号φＩｎｉが与えられるＰＭＯＳ７２とから構
成されている。
【００９６】入力端子Ａは前段のハンドシェイク制御回
路の出力端子Ｂに接続され、出力端子Ｄは次段のハンド
シェイク制御回路の出力端子Ｃに接続さ、入力端子Ｆは
次段のハンドシェイク制御回路の出力端子Ｅに接続され
る。
路の出力端子Ｂに接続され、出力端子Ｄは次段のハンド
シェイク制御回路の出力端子Ｃに接続さ、入力端子Ｆは
次段のハンドシェイク制御回路の出力端子Ｅに接続され
る。
【００９７】Ｃエレメント回路Ｉ７４、Ｉ７６は、図１
２に示されるように電源電位ＶｃｃとノードＮ７２との
間に直列に接続されているＰＭＯＳ７４、７５と、ノー
ドＮ７２と接地電位Ｖｓｓとの間に直列に接続されてい
るＮＭＯＳ７０、７１、７２と、ＰＭＯＳ７４及びＮＭ
ＯＳ７１のゲート電極とβ端子との間に接続されるイン
バータＩ７７とを有し、ＰＭＯＳ７５及びＮＭＯＳ７０
のゲート電極にはα端子が接続され、ＮＭＯＳ７２のゲ
ート電極にはη端子が接続される。
２に示されるように電源電位ＶｃｃとノードＮ７２との
間に直列に接続されているＰＭＯＳ７４、７５と、ノー
ドＮ７２と接地電位Ｖｓｓとの間に直列に接続されてい
るＮＭＯＳ７０、７１、７２と、ＰＭＯＳ７４及びＮＭ
ＯＳ７１のゲート電極とβ端子との間に接続されるイン
バータＩ７７とを有し、ＰＭＯＳ７５及びＮＭＯＳ７０
のゲート電極にはα端子が接続され、ＮＭＯＳ７２のゲ
ート電極にはη端子が接続される。
【００９８】次に、このハンドシェイク制御回路の動作
が説明される。
が説明される。
【００９９】まず、初期化信号φＩｎｉがローレベルに
なると、ノードＮ７０とノードＮ７２とが電源電位レベ
ルＶｃｃになる。次に、入力モードになり制御信号φ４
２がハイレベルになると、トランスファーゲート回路Ｉ
７２がオンし、Ｃエレメント回路Ｉ７４、Ｉ７６がオフ
する。そうすると、判定回路１０４ｉからの良否を示す
判定結果がノードＮ７０に現れる。
なると、ノードＮ７０とノードＮ７２とが電源電位レベ
ルＶｃｃになる。次に、入力モードになり制御信号φ４
２がハイレベルになると、トランスファーゲート回路Ｉ
７２がオンし、Ｃエレメント回路Ｉ７４、Ｉ７６がオフ
する。そうすると、判定回路１０４ｉからの良否を示す
判定結果がノードＮ７０に現れる。
【０１００】その後、ランニングモードになり、制御信
号φ４２がロウレベルになると、トランスファーゲート
回路Ｉ７２がオフし、Ｃエレメント回路Ｉ７４、Ｉ７６
がオンする。
号φ４２がロウレベルになると、トランスファーゲート
回路Ｉ７２がオフし、Ｃエレメント回路Ｉ７４、Ｉ７６
がオンする。
【０１０１】ここで、ノードＮ７１に「不良」を表すデ
ータ”１”を保存するためにノードＮ７０にデータ”
０”が取り込まれ、次段のノードＮ７１にデータ”０”
を保存するために、次段のノードＮ７０にデータ”１”
が入力される場合、入力モード時には、自段のノードＮ
７３はデータ”０”なので、Ｃエレメント回路Ｉ７４の
ＮＭＯＳ７０、７１、７２がオンする。従って、ノード
Ｎ７２がローレベル、ノードＮ７４がハイレベルになる
ので、ノードＮ７１のデータ”１”がノードＮ７４に移
動したことになる。
ータ”１”を保存するためにノードＮ７０にデータ”
０”が取り込まれ、次段のノードＮ７１にデータ”０”
を保存するために、次段のノードＮ７０にデータ”１”
が入力される場合、入力モード時には、自段のノードＮ
７３はデータ”０”なので、Ｃエレメント回路Ｉ７４の
ＮＭＯＳ７０、７１、７２がオンする。従って、ノード
Ｎ７２がローレベル、ノードＮ７４がハイレベルになる
ので、ノードＮ７１のデータ”１”がノードＮ７４に移
動したことになる。
【０１０２】さらに、次段のノードＮ７４もデータ”
１”であるので、自段のＣエレメント回路Ｉ７６も同様
にノードＮ７４のデータ”１”が次段のノードＮ７１ま
で移動する。
１”であるので、自段のＣエレメント回路Ｉ７６も同様
にノードＮ７４のデータ”１”が次段のノードＮ７１ま
で移動する。
【０１０３】ランニングモードでは、次段のノードＮ７
１にデータ”１”が移動するので、自段のノードＮ７３
（入力端子Ｄ）がハイレベルとなる。その結果、Ｃエレ
メント回路Ｉ７４のＮＭＯＳ７１はオフする。この時、
前段の出力端子Ｂから与えられるデータが”１”の場
合、自段のノードＮ７１はデータ”０”を示すロウレベ
ルになる。一方、前段の出力端子Ｂから与えられるデー
タが”０”の場合、自段のノードＮ７１はデータ”１”
を示すハイレベルになる。
１にデータ”１”が移動するので、自段のノードＮ７３
（入力端子Ｄ）がハイレベルとなる。その結果、Ｃエレ
メント回路Ｉ７４のＮＭＯＳ７１はオフする。この時、
前段の出力端子Ｂから与えられるデータが”１”の場
合、自段のノードＮ７１はデータ”０”を示すロウレベ
ルになる。一方、前段の出力端子Ｂから与えられるデー
タが”０”の場合、自段のノードＮ７１はデータ”１”
を示すハイレベルになる。
【０１０４】自段のノードＮ７１がデータ”０”を示す
ロウレベルの場合は、自段のノードＮ７３（出力端子
Ｄ）がハイレベルになることにより、自段のノードＮ７
４(出力端子Ｅ）がデータ”０”を示すロウレベルにな
る。自段のノードＮ７１がデータ”１”を示すハイレベ
ルの場合は、自段のノードＮ７３（出力端子Ｄ）がハイ
レベルになる前に、自段のノードＮ７４がデータ”１”
を示すハイレベルになる。
ロウレベルの場合は、自段のノードＮ７３（出力端子
Ｄ）がハイレベルになることにより、自段のノードＮ７
４(出力端子Ｅ）がデータ”０”を示すロウレベルにな
る。自段のノードＮ７１がデータ”１”を示すハイレベ
ルの場合は、自段のノードＮ７３（出力端子Ｄ）がハイ
レベルになる前に、自段のノードＮ７４がデータ”１”
を示すハイレベルになる。
【０１０５】また、自段のノードＮ５１がデータ”１”
を示すハイレベルの場合は、前段のＣエレメント回路Ｉ
７４のＮＭＯＳ７１もオフするので、自段のノードＮ７
１はデータ”１”を保持し、次段のノードＮ７１がデー
タ”０”を示すロウレベルになった時に、自段のデー
タ”１”が移動し始める。
を示すハイレベルの場合は、前段のＣエレメント回路Ｉ
７４のＮＭＯＳ７１もオフするので、自段のノードＮ７
１はデータ”１”を保持し、次段のノードＮ７１がデー
タ”０”を示すロウレベルになった時に、自段のデー
タ”１”が移動し始める。
【０１０６】このような動作を繰り返すことにより、デ
ータ”１”を示す判定結果のみが最終ステージの方から
順に格納されていく。
ータ”１”を示す判定結果のみが最終ステージの方から
順に格納されていく。
【０１０７】このような構成によれば、前述のような効
果に加え、ハイレベルまたはローレベルの一方のレベル
を利用する場合、ハンドシェイク制御回路の素子数を減
らすことが可能となり、かつ、トランスファーゲートが
データ伝送経路にない為、高速で安定した動作が期待で
きる。さらに、初期状態において主要な伝送経路上の全
てのノードのレベルが確定しているので、より安定な動
作が期待できる。
果に加え、ハイレベルまたはローレベルの一方のレベル
を利用する場合、ハンドシェイク制御回路の素子数を減
らすことが可能となり、かつ、トランスファーゲートが
データ伝送経路にない為、高速で安定した動作が期待で
きる。さらに、初期状態において主要な伝送経路上の全
てのノードのレベルが確定しているので、より安定な動
作が期待できる。
【０１０８】以上のような本実施の形態におけるハンド
シェイク制御回路の構成によれば、高速なデータ収集、
さらに高速動作を保ちつつ安定な動作の実現、さらに高
速かつ安定な動作を保ちつつ素子数の低減が実現でき
る。
シェイク制御回路の構成によれば、高速なデータ収集、
さらに高速動作を保ちつつ安定な動作の実現、さらに高
速かつ安定な動作を保ちつつ素子数の低減が実現でき
る。
【０１０９】ここでは、ハンドシェイク制御回路はアド
レスの高速転送に用いられたが、画像データの圧縮等に
適用することも可能である。
レスの高速転送に用いられたが、画像データの圧縮等に
適用することも可能である。
【０１１０】次に、図１３乃至図１６を参照しながら第
６の実施の形態が説明される。図１３は本発明の半導体
装置のウェハ上のレイアウトに関する実施の形態を示す
ものであり、図１４はその半導体装置の内部の構成を具
体的に示したものである。ここでの各部の詳細な構成及
び動作については上述の実施の形態が参照できる。図１
５は、この実施の形態における接続部を詳細に示したも
のである。図１６は、各部の動作の関係を示すタイミン
グチャートであり、このタイミングチャートは上述の実
施の形態における動作を理解する上でも用いることがで
きる。
６の実施の形態が説明される。図１３は本発明の半導体
装置のウェハ上のレイアウトに関する実施の形態を示す
ものであり、図１４はその半導体装置の内部の構成を具
体的に示したものである。ここでの各部の詳細な構成及
び動作については上述の実施の形態が参照できる。図１
５は、この実施の形態における接続部を詳細に示したも
のである。図１６は、各部の動作の関係を示すタイミン
グチャートであり、このタイミングチャートは上述の実
施の形態における動作を理解する上でも用いることがで
きる。
【０１１１】図１３に示されるように半導体ウェハＳＵ
上には、上述の半導体記憶回路１０３のようなテストの
対象となるターゲットデバイスＤＵＴ１０、ＤＵＴ１１
・・・が複数配置されている。このターゲットデバイス
ＤＵＴ１０、ＤＵＴ１１・・・の各々に隣接して、上述
のテストパターンジェネレータ１０２、判定部１０４及
び変換部１０５等から成るテストマネージメントデバイ
スＴＭＵ１０、ＴＭＵ１１・・・が配置されている。こ
れらターゲットデバイスとテストマネージメントデバイ
スとは、後のスクライブ工程において切断領域となるス
クライブラインＳＬ１０により区切られている。
上には、上述の半導体記憶回路１０３のようなテストの
対象となるターゲットデバイスＤＵＴ１０、ＤＵＴ１１
・・・が複数配置されている。このターゲットデバイス
ＤＵＴ１０、ＤＵＴ１１・・・の各々に隣接して、上述
のテストパターンジェネレータ１０２、判定部１０４及
び変換部１０５等から成るテストマネージメントデバイ
スＴＭＵ１０、ＴＭＵ１１・・・が配置されている。こ
れらターゲットデバイスとテストマネージメントデバイ
スとは、後のスクライブ工程において切断領域となるス
クライブラインＳＬ１０により区切られている。
【０１１２】これらターゲットデバイスとテストマネー
ジメントデバイスとはスクライブラインＳＬ１０上を介
して形成された接続手段Ｗにより各々接続され、両者間
のデータ及び制御信号等の転送が行われる。
ジメントデバイスとはスクライブラインＳＬ１０上を介
して形成された接続手段Ｗにより各々接続され、両者間
のデータ及び制御信号等の転送が行われる。
【０１１３】図１４にターゲットデバイスＤＵＴ１０と
テストマネージメントデバイスＴＭＵ１０との構成が具
体的に示される。
テストマネージメントデバイスＴＭＵ１０との構成が具
体的に示される。
【０１１４】テストマネージメントデバイスＴＭＵ１０
は、テスト手段１０１から入力パッドＰＩ１０、１１・
・・を介して種々の命令を受け取るインターフェイスＥ
Ｉｎｔ１０とテスト手段１０１へ出力パッドＰＯ１０、
１１・・・を介してデータを出力するインターフェイス
ＥＩｎｔ１１と、インターフェイスＥＩｎｔ１０から命
令を受け取るテストパターンジェネレータ１０２と、テ
ストパターンジェネレータ１０２からの命令をターゲッ
トデバイスＤＵＴ１０へ与えるインターフェイスＴＩｎ
ｔ１０と、ターゲットデバイスＤＵＴ１０からデータを
受け取るインターフェイスＴＩｎｔ１１と、判定部１０
４と、変換部１０５とから構成されている。
は、テスト手段１０１から入力パッドＰＩ１０、１１・
・・を介して種々の命令を受け取るインターフェイスＥ
Ｉｎｔ１０とテスト手段１０１へ出力パッドＰＯ１０、
１１・・・を介してデータを出力するインターフェイス
ＥＩｎｔ１１と、インターフェイスＥＩｎｔ１０から命
令を受け取るテストパターンジェネレータ１０２と、テ
ストパターンジェネレータ１０２からの命令をターゲッ
トデバイスＤＵＴ１０へ与えるインターフェイスＴＩｎ
ｔ１０と、ターゲットデバイスＤＵＴ１０からデータを
受け取るインターフェイスＴＩｎｔ１１と、判定部１０
４と、変換部１０５とから構成されている。
【０１１５】このテストパターンジェネレータ１０２は
上述の説明のとおり、テスト手段１０１からのテスト開
始コマンドに応答してテストパターン及びテストコマン
ドをインターフェイスＴＩｎｔ１０に与えると共に、期
待値を判定部１０４に与える。
上述の説明のとおり、テスト手段１０１からのテスト開
始コマンドに応答してテストパターン及びテストコマン
ドをインターフェイスＴＩｎｔ１０に与えると共に、期
待値を判定部１０４に与える。
【０１１６】インターフェイスＴＩｎｔ１０は接続手段
Ｗ１０によりターゲットデバイスＤＵＴ１０のインター
フェイスＴＩ１０に接続される。このインターフェイス
Ｔ１０に与えられたテストパターン及びテストコマンド
に従って、半導体記憶回路１０３はテストされ、そのテ
ストの結果を示すデータが上述の実施の形態において説
明したとおり、インターフェイスＴＭ１０に与えられ
る。インターフェイスＴＭ１０に与えられたデータは接
続手段Ｗ１１を介してインターフェイスＴＩｎｔ１１に
与えられる。
Ｗ１０によりターゲットデバイスＤＵＴ１０のインター
フェイスＴＩ１０に接続される。このインターフェイス
Ｔ１０に与えられたテストパターン及びテストコマンド
に従って、半導体記憶回路１０３はテストされ、そのテ
ストの結果を示すデータが上述の実施の形態において説
明したとおり、インターフェイスＴＭ１０に与えられ
る。インターフェイスＴＭ１０に与えられたデータは接
続手段Ｗ１１を介してインターフェイスＴＩｎｔ１１に
与えられる。
【０１１７】インターフェイスＴＩｎｔ１１に与えられ
たデータは、判定部１０４により基準値と比較され、そ
の結果が判定結果として変換部１０５に出力される。変
換部１０５は、上述のようにアドレス変換等を行い、そ
の結果をインターフェイスＥＩｎｔ１１へ与える。
たデータは、判定部１０４により基準値と比較され、そ
の結果が判定結果として変換部１０５に出力される。変
換部１０５は、上述のようにアドレス変換等を行い、そ
の結果をインターフェイスＥＩｎｔ１１へ与える。
【０１１８】また、テスト時のターゲットデバイスＤＵ
Ｔ１０への電源供給の為、テストマネージメントデバイ
スＴＭＵ１０には、駆動電圧が与えられる電源パッドＶ
ｃｃ及び接地電圧が与えられる電源パッドＶｓｓが設け
られている。これらのパッドを介して供給された電圧
は、テストマネージメントデバイスＴＭＵ１０に電源を
供給する内部配線に接続されると共に、接続手段ＷＰＷ
を介してターゲットデバイスＤＵＴ１０に接続されてい
る。
Ｔ１０への電源供給の為、テストマネージメントデバイ
スＴＭＵ１０には、駆動電圧が与えられる電源パッドＶ
ｃｃ及び接地電圧が与えられる電源パッドＶｓｓが設け
られている。これらのパッドを介して供給された電圧
は、テストマネージメントデバイスＴＭＵ１０に電源を
供給する内部配線に接続されると共に、接続手段ＷＰＷ
を介してターゲットデバイスＤＵＴ１０に接続されてい
る。
【０１１９】次に、ターゲットデバイスＤＵＴ１０内の
回路の各ノードに命令を印加するインターフェイスＴＩ
１０及びその回路のノードの論理状態をモニタするイン
ターフェイスＴＭ１０についての説明が図１５を用いな
がら簡単に示される。この図中では、各インターフェイ
スを構成する単位回路が示されている。
回路の各ノードに命令を印加するインターフェイスＴＩ
１０及びその回路のノードの論理状態をモニタするイン
ターフェイスＴＭ１０についての説明が図１５を用いな
がら簡単に示される。この図中では、各インターフェイ
スを構成する単位回路が示されている。
【０１２０】この単位回路ＴＩＵ１０及び単位回路ＴＭ
Ｑ１０は、制御信号が与えられる入力端子Ｃは制御入力
端子ＴＥ及びレベルを保持する機能を有するレベル保持
手段ＬＨＣに接続されている。この制御入力端子ＴＥは
インターフェイスＴＩｎｔ１０と接続され、テストマネ
ージメントデバイスＴＭＵ１０より制御信号が与えられ
る。
Ｑ１０は、制御信号が与えられる入力端子Ｃは制御入力
端子ＴＥ及びレベルを保持する機能を有するレベル保持
手段ＬＨＣに接続されている。この制御入力端子ＴＥは
インターフェイスＴＩｎｔ１０と接続され、テストマネ
ージメントデバイスＴＭＵ１０より制御信号が与えられ
る。
【０１２１】この単位回路ＴＩＵ１０は入力端子Ｉｎ
１、Ｉｎ２備え、入力端子Ｃの論理レベルに基づいた信
号を出力端子Ｑから出力する。
１、Ｉｎ２備え、入力端子Ｃの論理レベルに基づいた信
号を出力端子Ｑから出力する。
【０１２２】ここで、テストされる回路がサブ回路Ｆ
ａ、Ｆｂ、Ｆｃなる回路群を備えると考え、上記の各単
位回路との接続関係が示される。テストを考慮しない設
計では、サブ回路Ｆａの出力ノードａとサブ回路Ｆｂの
入力ノードａ’とが接続されるが、本実施の形態では、
ノードａとノードａ’との間が非接続であり、ノードａ
が単位回路ＴＩＵ１０の入力端子Ｉｎ１に接続され、ノ
ードａ’が出力端子Ｑに接続される。単位回路ＴＩＵ１
０の入力端子Ｉｎ２は接続手段Ｗ１０を介してテストマ
ネージメントデバイスＴＭＵ１０に接続される。
ａ、Ｆｂ、Ｆｃなる回路群を備えると考え、上記の各単
位回路との接続関係が示される。テストを考慮しない設
計では、サブ回路Ｆａの出力ノードａとサブ回路Ｆｂの
入力ノードａ’とが接続されるが、本実施の形態では、
ノードａとノードａ’との間が非接続であり、ノードａ
が単位回路ＴＩＵ１０の入力端子Ｉｎ１に接続され、ノ
ードａ’が出力端子Ｑに接続される。単位回路ＴＩＵ１
０の入力端子Ｉｎ２は接続手段Ｗ１０を介してテストマ
ネージメントデバイスＴＭＵ１０に接続される。
【０１２３】一方、単位回路ＴＭＱＵ１０は制御端子Ｃ
の論理レベルに基づいて、その出力をハイインピダンス
（Ｈｉｇｈ−Ｚ）にする、または、入力された信号をそ
のまま出力するバッファ回路である。このバッファ回路
の入力端子はサブ回路Ｆｂの出力（サブ回路Ｆｃの入力
でもある）であるノードｂと接続され、その出力は接続
手段Ｗ１１を介してテストマネージメントデバイスＴＭ
Ｕ１０のインターフェイスＴＩｎｔ１１に接続されてい
る。以上のようにしてサブ回路Ｆｂの応答をテストでき
る。
の論理レベルに基づいて、その出力をハイインピダンス
（Ｈｉｇｈ−Ｚ）にする、または、入力された信号をそ
のまま出力するバッファ回路である。このバッファ回路
の入力端子はサブ回路Ｆｂの出力（サブ回路Ｆｃの入力
でもある）であるノードｂと接続され、その出力は接続
手段Ｗ１１を介してテストマネージメントデバイスＴＭ
Ｕ１０のインターフェイスＴＩｎｔ１１に接続されてい
る。以上のようにしてサブ回路Ｆｂの応答をテストでき
る。
【０１２４】次に、図１６のタイミングチャートを用い
ながら、上記の構成における動作が簡単に説明される。
この動作に関しては上述の動作の説明を参考にすれば理
解が容易である。このタイミングチャートは上述の実施
の形態の動作の説明に加え、さらにそれらの動作を明確
化するテスト動作時には、テストマネージメントデバイ
スＴＭＵ１０は入力パッドＰＩ１０、１１・・・、及び
出力パッドＰＯ１０、１１・・・を介してテスト手段１
０１と接続される。
ながら、上記の構成における動作が簡単に説明される。
この動作に関しては上述の動作の説明を参考にすれば理
解が容易である。このタイミングチャートは上述の実施
の形態の動作の説明に加え、さらにそれらの動作を明確
化するテスト動作時には、テストマネージメントデバイ
スＴＭＵ１０は入力パッドＰＩ１０、１１・・・、及び
出力パッドＰＯ１０、１１・・・を介してテスト手段１
０１と接続される。
【０１２５】そして、テスト手段１０１よりクロック信
号ＣＬＫ、テスト開始コマンドＴｃｍｄ（Ｔｃｍｄ０、
Ｔｃｍｄ１・・・）がインターフェイスＥＩｎｔ１０へ
供給される。
号ＣＬＫ、テスト開始コマンドＴｃｍｄ（Ｔｃｍｄ０、
Ｔｃｍｄ１・・・）がインターフェイスＥＩｎｔ１０へ
供給される。
【０１２６】テスト開始コマンドＴｃｍｄに応答してテ
ストパターンジェネレータ１０２は予めプログラムされ
ているテストパターン及びテストコマンドＴｉｖ（Ｔｉ
ｖ０，Ｔｉｖ１・・・）、期待値Ｔｅｖ（Ｔｅｖ０，Ｔ
ｅｖ１・・・）を生成する。テストパターン及びテスト
コマンドＴｉｖは、インターフェイスＴＩｎｔ１０及び
接続手段Ｗ１０を介してターゲットデバイスＤＵＴ１０
に与えられる。
ストパターンジェネレータ１０２は予めプログラムされ
ているテストパターン及びテストコマンドＴｉｖ（Ｔｉ
ｖ０，Ｔｉｖ１・・・）、期待値Ｔｅｖ（Ｔｅｖ０，Ｔ
ｅｖ１・・・）を生成する。テストパターン及びテスト
コマンドＴｉｖは、インターフェイスＴＩｎｔ１０及び
接続手段Ｗ１０を介してターゲットデバイスＤＵＴ１０
に与えられる。
【０１２７】ターゲットデバイスＤＵＴ１０では、テス
トパターン及びテストコマンドＴｉｖがインターフェイ
スＴＩ１０を介して回路内の各ノードに与えられる。
トパターン及びテストコマンドＴｉｖがインターフェイ
スＴＩ１０を介して回路内の各ノードに与えられる。
【０１２８】その後、入力されたテストパターン及びテ
ストコマンドＴｉｖに応答するｍビットのデータＴｒｖ
（Ｔｒｖ０、Ｔｒｖ１・・・）が、インターフェイスＴ
Ｍ１０、接続手段Ｗ１１を介してテストマネージメント
デバイスＴＭＵ１０のインターフェイスＴＩｎｔ１１に
与えられる。
ストコマンドＴｉｖに応答するｍビットのデータＴｒｖ
（Ｔｒｖ０、Ｔｒｖ１・・・）が、インターフェイスＴ
Ｍ１０、接続手段Ｗ１１を介してテストマネージメント
デバイスＴＭＵ１０のインターフェイスＴＩｎｔ１１に
与えられる。
【０１２９】このインターフェイスＴＩｎｔ１１より判
定回路１０４に入力されたデータＴｒｖは、判定部１０
４にて期待値Ｔｅｖと比較され、判定部１０４その比較
結果を判定結果Ｔｊｖ（Ｔｊｖ０、Ｔｊｖ１・・・）と
して出力する。前述の通り、データＴｒｖと期待値Ｔｅ
ｖとがｍビットであれば、当然、判定結果Ｔｉｖもｍビ
ットになる。
定回路１０４に入力されたデータＴｒｖは、判定部１０
４にて期待値Ｔｅｖと比較され、判定部１０４その比較
結果を判定結果Ｔｊｖ（Ｔｊｖ０、Ｔｊｖ１・・・）と
して出力する。前述の通り、データＴｒｖと期待値Ｔｅ
ｖとがｍビットであれば、当然、判定結果Ｔｉｖもｍビ
ットになる。
【０１３０】次に、このｍビットの判定結果Ｔｉｖが変
換部１０５でｊビットのデータ（アドレスワード）に圧
縮された後、変換部１０５がテストデータＤｒ（Ｄｒ
０、Ｄｒ１・・・）としてテスト手段１０１へ出力す
る。
換部１０５でｊビットのデータ（アドレスワード）に圧
縮された後、変換部１０５がテストデータＤｒ（Ｄｒ
０、Ｄｒ１・・・）としてテスト手段１０１へ出力す
る。
【０１３１】ここで、不良部位を特定することまで要求
されない場合は、判定結果Ｔｊｖの全ビットについて論
理積を取ることは言うまでもない。
されない場合は、判定結果Ｔｊｖの全ビットについて論
理積を取ることは言うまでもない。
【０１３２】なお、ターゲットデバイスＤＵＴ１０が以
後のスクライブ工程でスクライブラインにより切断され
た後、このデバイスＤＵＴ１０内では、レベル保持手段
ＬＨＣにより制御信号端子ＴＥに接続されるノードは、
上述したようなテスト機能を無効とするような所定のレ
ベルにされる。この結果、インターフェイスＴＩ１０
は、常に、内部ノードの論理をスルーすると共に、イン
ターフェイスＴＭ１０の出力はハイインピダンス状態と
なる。すなわち、スクライブ工程でスクライブラインに
より切断された後、接続手段Ｗの各ノード（切断部）が
フローティング状態にとなることによる不安定な動作は
防止される。
後のスクライブ工程でスクライブラインにより切断され
た後、このデバイスＤＵＴ１０内では、レベル保持手段
ＬＨＣにより制御信号端子ＴＥに接続されるノードは、
上述したようなテスト機能を無効とするような所定のレ
ベルにされる。この結果、インターフェイスＴＩ１０
は、常に、内部ノードの論理をスルーすると共に、イン
ターフェイスＴＭ１０の出力はハイインピダンス状態と
なる。すなわち、スクライブ工程でスクライブラインに
より切断された後、接続手段Ｗの各ノード（切断部）が
フローティング状態にとなることによる不安定な動作は
防止される。
【０１３３】以上のような本実施の形態の構成によれ
ば、上述の他の実施の形態で説明した効果に加え以下の
ような効果がある。
ば、上述の他の実施の形態で説明した効果に加え以下の
ような効果がある。
【０１３４】すなわち、ターゲットデバイスをテストす
る際に用いられるテストマネージメントデバイスがター
ゲットデバイスを取り囲むスクライブラインの外側に配
置されたので、ターゲットデバイスの回路サイズの制約
を受けずに高機能なテストマネージメントデバイスの設
計が可能となる。このようにテストマネージメントデバ
イスの設計の自由度が増すことにより高機能なものも実
現できるようになるので、回路サイズの制約が非常に厳
しいデバイスに対してもテスト時間の短縮が図れること
になる。
る際に用いられるテストマネージメントデバイスがター
ゲットデバイスを取り囲むスクライブラインの外側に配
置されたので、ターゲットデバイスの回路サイズの制約
を受けずに高機能なテストマネージメントデバイスの設
計が可能となる。このようにテストマネージメントデバ
イスの設計の自由度が増すことにより高機能なものも実
現できるようになるので、回路サイズの制約が非常に厳
しいデバイスに対してもテスト時間の短縮が図れること
になる。
【０１３５】また、テストマネージメントデバイスのレ
イアウト設計がターゲットデバイスの設計と独立して行
えるので、汎用性の高い設計が可能となり、インターフ
ェイス部のみ変更することにより種々のデバイスに適用
することが可能となる。
イアウト設計がターゲットデバイスの設計と独立して行
えるので、汎用性の高い設計が可能となり、インターフ
ェイス部のみ変更することにより種々のデバイスに適用
することが可能となる。
【０１３６】次に、図１７を参照しながら第７の実施の
形態が説明される。
形態が説明される。
【０１３７】図１７に示されるように半導体ウェハＳＵ
上には、ターゲットデバイスＤＵＴ３０、ＤＵＴ３１・
・・が複数配置されている。このターゲットデバイスＤ
ＵＴ３０、ＤＵＴ３１・・・の各々に隣接して、テスト
マネージメントデバイスＴＭＵ３０、ＴＭＵ３１・・・
が配置されている。上述の第６の実施の形態では、テス
トマネージメントデバイスＴＭＵ３０、ＴＭＵ３１・・
・は、ターゲットデバイスＤＵＴ３０、ＤＵＴ３１・・
・の周囲のスクライブラインの外側に配置されていた
が、本実施の形態では、テストマネージメントデバイス
ＴＭＵ３０、ＴＭＵ３１・・・はスクライブライン中に
配置されている。
上には、ターゲットデバイスＤＵＴ３０、ＤＵＴ３１・
・・が複数配置されている。このターゲットデバイスＤ
ＵＴ３０、ＤＵＴ３１・・・の各々に隣接して、テスト
マネージメントデバイスＴＭＵ３０、ＴＭＵ３１・・・
が配置されている。上述の第６の実施の形態では、テス
トマネージメントデバイスＴＭＵ３０、ＴＭＵ３１・・
・は、ターゲットデバイスＤＵＴ３０、ＤＵＴ３１・・
・の周囲のスクライブラインの外側に配置されていた
が、本実施の形態では、テストマネージメントデバイス
ＴＭＵ３０、ＴＭＵ３１・・・はスクライブライン中に
配置されている。
【０１３８】この実施の形態における各部の機能及び動
作は、上述の実施の形態の説明を参考にすることより理
解される。
作は、上述の実施の形態の説明を参考にすることより理
解される。
【０１３９】本実施の形態によれば、テストマネージメ
ントデバイスが切断領域となるスクライブライン上に配
置されるので、各デバイスがウェハ上に効率的に配置さ
れる。すなわち、各デバイスが上述の第６の実施の形態
と同じ大きさであれば、より多くのデバイスを配置する
ことが可能となる、または、上述の第６の実施の形態と
ウェハ上に配置されるデバイスの個数が同じ場合、デバ
イスが配置される領域に余裕ができるので、設計の自由
度がさらに増す、或いは、より高機能で複雑なデバイス
の搭載も可能となる。
ントデバイスが切断領域となるスクライブライン上に配
置されるので、各デバイスがウェハ上に効率的に配置さ
れる。すなわち、各デバイスが上述の第６の実施の形態
と同じ大きさであれば、より多くのデバイスを配置する
ことが可能となる、または、上述の第６の実施の形態と
ウェハ上に配置されるデバイスの個数が同じ場合、デバ
イスが配置される領域に余裕ができるので、設計の自由
度がさらに増す、或いは、より高機能で複雑なデバイス
の搭載も可能となる。
【０１４０】従って、本実施の形態は、コストの低減に
も寄与できると言うことが出来る。
も寄与できると言うことが出来る。
【０１４１】次に、図１８を参照しながら第８の実施の
形態が説明される。本実施の形態では、上述の第６の実
施の形態中の接続手段Ｗの具体的な構造が示される。こ
こでは、第６の実施の形態における接続手段Ｗの構成に
ついての具体的な説明が示されるが、第７の実施の形態
における接続手段の構成についても以下の説明から容易
に理解することができる。
形態が説明される。本実施の形態では、上述の第６の実
施の形態中の接続手段Ｗの具体的な構造が示される。こ
こでは、第６の実施の形態における接続手段Ｗの構成に
ついての具体的な説明が示されるが、第７の実施の形態
における接続手段の構成についても以下の説明から容易
に理解することができる。
【０１４２】接続手段Ｗは、テストマネージメントデバ
イス領域ＴＭＵｒに形成されるテストマネージメントデ
バイスＴＭＵとターゲットデバイス領域ＤＵＴｒに形成
されるターゲットデバイスＤＵＴとの間でデータ及び信
号の転送、電源の供給を行うものである。
イス領域ＴＭＵｒに形成されるテストマネージメントデ
バイスＴＭＵとターゲットデバイス領域ＤＵＴｒに形成
されるターゲットデバイスＤＵＴとの間でデータ及び信
号の転送、電源の供給を行うものである。
【０１４３】テストマネージメントデバイス領域ＴＭＵ
ｒとターゲットデバイス領域ＤＵＴｒとは、スクライブ
ライン領域ＳＬにより区切られている。このスクライブ
ライン領域ＳＬが後のスクライブ工程において切断され
る。その際に、切断面ｓｌ１及びｓｌ２が形成される。
この切断面ｓｌ１と切断面ｓｌ２との間がスクライブラ
インとなる。
ｒとターゲットデバイス領域ＤＵＴｒとは、スクライブ
ライン領域ＳＬにより区切られている。このスクライブ
ライン領域ＳＬが後のスクライブ工程において切断され
る。その際に、切断面ｓｌ１及びｓｌ２が形成される。
この切断面ｓｌ１と切断面ｓｌ２との間がスクライブラ
インとなる。
【０１４４】このスクライブ領域ＳＬでは、半導体基板
４０（ウェハＳＵ）上にフィールド酸化膜４１が形成さ
れ、このフィールド酸化膜４１上にポリシリコンまたは
ポリサイドの導体部４２が、テストマネージメントデバ
イス領域ＴＭＵｒからターゲットデバイス領域ＤＵＴｒ
まで延在して形成される。
４０（ウェハＳＵ）上にフィールド酸化膜４１が形成さ
れ、このフィールド酸化膜４１上にポリシリコンまたは
ポリサイドの導体部４２が、テストマネージメントデバ
イス領域ＴＭＵｒからターゲットデバイス領域ＤＵＴｒ
まで延在して形成される。
【０１４５】この導体部４２の一端は、スクライブライ
ン領域ＳＬの外側で、テストマネージメントデバイス領
域ＴＭＵｒに形成されたテストマネージメントデバイス
ＴＭＵの内部ノードであるメタル配線４３とコンタクト
４４を介して接続されている。この導体部４２の他端
は、スクライブライン領域ＳＬの外側で、ターゲットデ
バイス領域ＤＵＴｒに形成されるターゲットデバイスＤ
ＵＴの内部ノードであるメタル配線４５とコンタクト４
６を介して接続されている。
ン領域ＳＬの外側で、テストマネージメントデバイス領
域ＴＭＵｒに形成されたテストマネージメントデバイス
ＴＭＵの内部ノードであるメタル配線４３とコンタクト
４４を介して接続されている。この導体部４２の他端
は、スクライブライン領域ＳＬの外側で、ターゲットデ
バイス領域ＤＵＴｒに形成されるターゲットデバイスＤ
ＵＴの内部ノードであるメタル配線４５とコンタクト４
６を介して接続されている。
【０１４６】導体部４２及びメタル配線４３、４５上に
は、層間絶縁膜４７が形成されている。この層間絶縁膜
４７上にはパッシベーション膜４８が形成されている。
は、層間絶縁膜４７が形成されている。この層間絶縁膜
４７上にはパッシベーション膜４８が形成されている。
【０１４７】この実施の形態によれば、こスクライブラ
イン領域ＳＬが後のスクライブ工程において切断された
後、メタル配線が露出することが無いため、優れた耐湿
性が期待できる。また、スクライブ工程で発生する削り
カスは、基板とほぼ同組成のポリシリコンまたはポリサ
イドであるので、その後の組み立て工程においてそのカ
スが周囲に与える影響を最小限にすることができる。
イン領域ＳＬが後のスクライブ工程において切断された
後、メタル配線が露出することが無いため、優れた耐湿
性が期待できる。また、スクライブ工程で発生する削り
カスは、基板とほぼ同組成のポリシリコンまたはポリサ
イドであるので、その後の組み立て工程においてそのカ
スが周囲に与える影響を最小限にすることができる。
【０１４８】次に、図１９を参照しながら第９の実施の
形態が説明される。
形態が説明される。
【０１４９】図１９に示されるように半導体ウェハＳＵ
上には、ターゲットデバイスＤＵＴ５０、ＤＵＴ５１・
・・が複数配置されている。
上には、ターゲットデバイスＤＵＴ５０、ＤＵＴ５１・
・・が複数配置されている。
【０１５０】この実施の形態では、上述の第６及び第７
の実施の形態と異なり、各ターゲットデバイスＤＵＴに
対して２つのテストマネージメントデバイスＴＭＵａ、
ＴＭＵｂが、ターゲットデバイスＤＵＴの対向する２辺
に近接してそれぞれ配置されている。
の実施の形態と異なり、各ターゲットデバイスＤＵＴに
対して２つのテストマネージメントデバイスＴＭＵａ、
ＴＭＵｂが、ターゲットデバイスＤＵＴの対向する２辺
に近接してそれぞれ配置されている。
【０１５１】すなわち、ターゲットデバイスＤＵＴ５０
に隣接して、テストマネージメントデバイスＴＭＵ５０
ａ、ＴＭＵ５０ｂが分割して配置されている。同様に、
ターゲットデバイスＤＵＴ５１に対しては、テストマネ
ージメントデバイスＴＭＵ５０ａ、ＴＭＵ５０ｂが配置
されている。ここでは、テストマネージメントデバイス
ＴＭＵは、ターゲットデバイスＤＵＴの周囲のスクライ
ブラインの外側に配置されている。
に隣接して、テストマネージメントデバイスＴＭＵ５０
ａ、ＴＭＵ５０ｂが分割して配置されている。同様に、
ターゲットデバイスＤＵＴ５１に対しては、テストマネ
ージメントデバイスＴＭＵ５０ａ、ＴＭＵ５０ｂが配置
されている。ここでは、テストマネージメントデバイス
ＴＭＵは、ターゲットデバイスＤＵＴの周囲のスクライ
ブラインの外側に配置されている。
【０１５２】上述の実施の形態と同様に、ターゲットデ
バイスとテストマネージメントデバイスとは接続手段Ｗ
により各々接続され、両者間のデータ及び制御信号等の
転送が行われる。すなわち、ターゲットデバイスＤＵＴ
５０とテストマネージメントデバイスＴＭＵ５０ａ、Ｔ
ＭＵ５０ｂとの間には、接続手段Ｗ５０ａ、５０ｂがそ
れぞれ形成されている。ターゲットデバイスＤＵＴ５１
とテストマネージメントデバイスＴＭＵ５１ａ、ＴＭＵ
５１ｂとの間にも、接続手段Ｗ５１ａ、５１ｂがそれぞ
れ形成されている。
バイスとテストマネージメントデバイスとは接続手段Ｗ
により各々接続され、両者間のデータ及び制御信号等の
転送が行われる。すなわち、ターゲットデバイスＤＵＴ
５０とテストマネージメントデバイスＴＭＵ５０ａ、Ｔ
ＭＵ５０ｂとの間には、接続手段Ｗ５０ａ、５０ｂがそ
れぞれ形成されている。ターゲットデバイスＤＵＴ５１
とテストマネージメントデバイスＴＭＵ５１ａ、ＴＭＵ
５１ｂとの間にも、接続手段Ｗ５１ａ、５１ｂがそれぞ
れ形成されている。
【０１５３】従って、ターゲットデバイスの種類に応じ
て本実施の形態を適用すれば、ターゲットデバイスとテ
ストマネージメントデバイスとの間の配線長を最短にす
ることが期待できる。
て本実施の形態を適用すれば、ターゲットデバイスとテ
ストマネージメントデバイスとの間の配線長を最短にす
ることが期待できる。
【０１５４】次に、図２０、図２１を参照しながら第１
０の実施の形態が説明される。この第１０の実施の形態
は、上述の第９の実施の形態をメモリセルアレイを有す
るメモリ回路に適用した例である。
０の実施の形態が説明される。この第１０の実施の形態
は、上述の第９の実施の形態をメモリセルアレイを有す
るメモリ回路に適用した例である。
【０１５５】図２０に示されるように、ターゲットデバ
イスＤＵＴであるメモリ回路は、複数のメモリセルがマ
トリクス状に配置されたアレイ部ＡＲＹ５１、５２、５
３、５４と、メモリ回路の中央部に配置された周辺回路
領域ＰＥＲ１とを備え、図中の線分ｌーｌ’を軸にして
対象に配置されている。この周辺回路領域には、ワイヤ
ボンディング用パッドＰＡＤが複数設けられている。
イスＤＵＴであるメモリ回路は、複数のメモリセルがマ
トリクス状に配置されたアレイ部ＡＲＹ５１、５２、５
３、５４と、メモリ回路の中央部に配置された周辺回路
領域ＰＥＲ１とを備え、図中の線分ｌーｌ’を軸にして
対象に配置されている。この周辺回路領域には、ワイヤ
ボンディング用パッドＰＡＤが複数設けられている。
【０１５６】アレイ部ＡＲＹ５１、５２、５３、５４に
は、テストマネージメントデバイスとデータの転送等を
行うインターフェイスＤｉｎｔ５１、５２、５３、５４
が、アレイ部ＡＲＹ５１、５２、５３、５４の周辺部に
それぞれ設けられている。これらのインターフェイスＤ
ｉｎｔ５１、５２、５３、５４の内、インターフェイス
Ｄｉｎｔ５１、５２は接続手段Ｗ５０ａに接続され、イ
ンターフェイスＤｉｎｔ５３、５４は接続手段Ｗ５０ｂ
に接続されている。
は、テストマネージメントデバイスとデータの転送等を
行うインターフェイスＤｉｎｔ５１、５２、５３、５４
が、アレイ部ＡＲＹ５１、５２、５３、５４の周辺部に
それぞれ設けられている。これらのインターフェイスＤ
ｉｎｔ５１、５２、５３、５４の内、インターフェイス
Ｄｉｎｔ５１、５２は接続手段Ｗ５０ａに接続され、イ
ンターフェイスＤｉｎｔ５３、５４は接続手段Ｗ５０ｂ
に接続されている。
【０１５７】ここで図２１を用いて、アレイ部ＡＲＹの
詳細な構成についての説明が示される。以下の説明で
は、アレイ部ＡＲＹ５２の例が示されるが、他のアレイ
部についても同様な構成であるので、以下の説明より他
のアレイ部の構成も理解することができる。
詳細な構成についての説明が示される。以下の説明で
は、アレイ部ＡＲＹ５２の例が示されるが、他のアレイ
部についても同様な構成であるので、以下の説明より他
のアレイ部の構成も理解することができる。
【０１５８】アレイ部ＡＲＹ５２は、Ｘアドレス（Ｘ
ａｄｄｒｅｓｓ）に基づいて複数のワードラインの中か
ら所定のワードラインＷＬを選択するＸデコーダ（Ｘ−
ＤＥＣ）と、Ｙアドレス（Ｙ ａｄｄｒｅｓｓ）に基づ
いて複数のデータラインＩ／Ｏの中から所定のデータラ
インＩ／Ｏを選択するＹセレクタ（ＹーＳＥ）と、セン
スアンプユニットＳＡＵと、インターフェイスＤｉｎｔ
５２とを備えている。
ａｄｄｒｅｓｓ）に基づいて複数のワードラインの中か
ら所定のワードラインＷＬを選択するＸデコーダ（Ｘ−
ＤＥＣ）と、Ｙアドレス（Ｙ ａｄｄｒｅｓｓ）に基づ
いて複数のデータラインＩ／Ｏの中から所定のデータラ
インＩ／Ｏを選択するＹセレクタ（ＹーＳＥ）と、セン
スアンプユニットＳＡＵと、インターフェイスＤｉｎｔ
５２とを備えている。
【０１５９】センスアンプユニットＳＡＵは、複数のワ
ードラインＷＬと、そのワードラインＷＬと直交する複
数のビットライン対ＢＬｐａｉｒと、ワードラインＷＬ
とビットライン対ＢＬｐａｉｒとの間に配置される複数
のメモリセルンＣと、ビットライン対ＢＬｐａｉｒ上の
データを増幅するセンスアンプＳＡと、増幅されたデー
タが与えられるデータラインＩ／Ｏとから構成される。
このデータラインＩ／Ｏの一端はインターフェイスＤｉ
ｎｔ５２に接続され、他端がＹセレクタ（ＹーＳＥ）に
接続される。
ードラインＷＬと、そのワードラインＷＬと直交する複
数のビットライン対ＢＬｐａｉｒと、ワードラインＷＬ
とビットライン対ＢＬｐａｉｒとの間に配置される複数
のメモリセルンＣと、ビットライン対ＢＬｐａｉｒ上の
データを増幅するセンスアンプＳＡと、増幅されたデー
タが与えられるデータラインＩ／Ｏとから構成される。
このデータラインＩ／Ｏの一端はインターフェイスＤｉ
ｎｔ５２に接続され、他端がＹセレクタ（ＹーＳＥ）に
接続される。
【０１６０】このアレイ部ＡＲＹ５２の読み出し動作時
には、各センスアンプＳＡから各データラインＩ／Ｏ上
に与えられたデータがＹセレクタ（ＹーＳＥ）へ一括転
送され、Ｙアドレスに従って複数のデータラインＩ／Ｏ
の内、所定のデータラインＩ／Ｏが選択され、その選択
されたデータラインＩ／Ｏ上のデータがグローバルデー
タラインＧＤＢへ出力される。
には、各センスアンプＳＡから各データラインＩ／Ｏ上
に与えられたデータがＹセレクタ（ＹーＳＥ）へ一括転
送され、Ｙアドレスに従って複数のデータラインＩ／Ｏ
の内、所定のデータラインＩ／Ｏが選択され、その選択
されたデータラインＩ／Ｏ上のデータがグローバルデー
タラインＧＤＢへ出力される。
【０１６１】一方、データの書き込み動作時には、Ｙセ
レクタ（ＹーＳＥ）により選択されたデータラインＩ／
Ｏへ書き込みデータが与えられる。
レクタ（ＹーＳＥ）により選択されたデータラインＩ／
Ｏへ書き込みデータが与えられる。
【０１６２】この読み出し動作及び書き込み動作につい
ては、現行の開示及び一般的な知識から理解できるの
で、簡単に説明された。
ては、現行の開示及び一般的な知識から理解できるの
で、簡単に説明された。
【０１６３】次に、このアレイ部ＡＲＹ５２のテスト動
作についての説明が以下に示される。
作についての説明が以下に示される。
【０１６４】まず、テストマネージメントデバイスＴＭ
Ｕから与えられたアドレスに対応するＸアドレスに基づ
いて所定のワードラインＷＬが活性化される。そして、
このワードラインＷＬに接続される全てのメモリセルＭ
ＣにテストマネージメントデバイスＴＭＵから与えられ
た書き込みデータが書き込まれる。この書き込みデータ
はインターフェイスＤｉｎｔ５２より各データラインＩ
／Ｏを介して各センスアンプＳＡに与えられる（ただ
し、書き込みデータが全ビット”１”または全ビット”
０”あるいはビット毎に”１”と”０”の繰り返し等の
単純なものであれば、Ｙセレクタ（ＹーＳＥ）にその機
能を付加する構成も考えられる）。
Ｕから与えられたアドレスに対応するＸアドレスに基づ
いて所定のワードラインＷＬが活性化される。そして、
このワードラインＷＬに接続される全てのメモリセルＭ
ＣにテストマネージメントデバイスＴＭＵから与えられ
た書き込みデータが書き込まれる。この書き込みデータ
はインターフェイスＤｉｎｔ５２より各データラインＩ
／Ｏを介して各センスアンプＳＡに与えられる（ただ
し、書き込みデータが全ビット”１”または全ビット”
０”あるいはビット毎に”１”と”０”の繰り返し等の
単純なものであれば、Ｙセレクタ（ＹーＳＥ）にその機
能を付加する構成も考えられる）。
【０１６５】一方、読み出し動作時には、各センスアン
プＳＡにより増幅されたデータの各々のデータが各デー
タラインＩ／Ｏを介してインターフェイスＤｉｎｔ５２
へ転送される。転送されたデータはインターフェイスＤ
ｉｎｔ５２からテストマネージメントデバイスＴＭＵへ
出力される。
プＳＡにより増幅されたデータの各々のデータが各デー
タラインＩ／Ｏを介してインターフェイスＤｉｎｔ５２
へ転送される。転送されたデータはインターフェイスＤ
ｉｎｔ５２からテストマネージメントデバイスＴＭＵへ
出力される。
【０１６６】従って、テストマネージメントデバイスＴ
ＭＵでは、メモリ回路のカラム（列）毎に動作の良否を
判断することができる。
ＭＵでは、メモリ回路のカラム（列）毎に動作の良否を
判断することができる。
【０１６７】このような実施の形態によれば、回路内の
中央部に周辺回路領域を有する一般的なメモリＬＳＩに
おいて、テストマネージメントデバイスとメモリＬＳＩ
内のインターフェイスとの接続が、接続手段を介して最
短の配線で可能となる。よって、多数のターゲットデバ
イスとテストマネージメントデバイスとの接続の為の配
線がターゲットデバイス内で引き回されることがない。
中央部に周辺回路領域を有する一般的なメモリＬＳＩに
おいて、テストマネージメントデバイスとメモリＬＳＩ
内のインターフェイスとの接続が、接続手段を介して最
短の配線で可能となる。よって、多数のターゲットデバ
イスとテストマネージメントデバイスとの接続の為の配
線がターゲットデバイス内で引き回されることがない。
【０１６８】さらに、テストマネージメントデバイスが
分割されて配置されているので、各マネージメントデバ
イスを並行して動作させることも可能となり、さらなる
テスト時間の短縮が可能となる。
分割されて配置されているので、各マネージメントデバ
イスを並行して動作させることも可能となり、さらなる
テスト時間の短縮が可能となる。
【０１６９】次に、図２２乃至図２５を用いながら、第
１１の実施の形態が説明される。ここでは、ウェハ上に
ターゲットデバイスとテストマネージメントデバイスが
形成される工程（前処理工程）からテスト工程を経て、
テスト結果に基づいて冗長救済を行う冗長救済工程まで
の説明が示される。ここでは、一連の工程が説明されて
いるのみで、各工程の詳細な説明は省略される。また、
テスト工程については上述及び後述の説明により十分理
解される。
１１の実施の形態が説明される。ここでは、ウェハ上に
ターゲットデバイスとテストマネージメントデバイスが
形成される工程（前処理工程）からテスト工程を経て、
テスト結果に基づいて冗長救済を行う冗長救済工程まで
の説明が示される。ここでは、一連の工程が説明されて
いるのみで、各工程の詳細な説明は省略される。また、
テスト工程については上述及び後述の説明により十分理
解される。
【０１７０】まず、図２２に示されるように、前処理工
程においてターゲットデバイスＤＵＴ６０，６１・・・
とテストマネージメントデバイスＴＭＵ６０，６１・・
・とが半導体ウェハＳＵ上に形成される。このターゲッ
トデバイスＤＵＴ６０，６１・・・とテストマネージメ
ントデバイスＴＭＵ６０，６１・・・とは、接続手段Ｗ
６０、６１・・・によりそれぞれ接続される。
程においてターゲットデバイスＤＵＴ６０，６１・・・
とテストマネージメントデバイスＴＭＵ６０，６１・・
・とが半導体ウェハＳＵ上に形成される。このターゲッ
トデバイスＤＵＴ６０，６１・・・とテストマネージメ
ントデバイスＴＭＵ６０，６１・・・とは、接続手段Ｗ
６０、６１・・・によりそれぞれ接続される。
【０１７１】次に、図２３に示されるように、テスト工
程では、テストマネージメントデバイスＴＭＵ６０の表
面に形成されたプロービング用パッドにテスト手段１０
１のプローブ（テスト用の針）が接触し、クロック信号
ＣＬＫ、テスト開始コマンドＴｃｍｄ、駆動電圧等がテ
ストマネージメントデバイスＴＭＵ６０に与えられる。
程では、テストマネージメントデバイスＴＭＵ６０の表
面に形成されたプロービング用パッドにテスト手段１０
１のプローブ（テスト用の針）が接触し、クロック信号
ＣＬＫ、テスト開始コマンドＴｃｍｄ、駆動電圧等がテ
ストマネージメントデバイスＴＭＵ６０に与えられる。
【０１７２】その後、上述したようなテスト動作が行わ
れ、テスト結果Ｄｒがテストマネージメントデバイスか
らテスト手段１０１へ出力される。このテスト動作につ
いては上述及び後述のあらゆるテスト動作が参考にされ
る。
れ、テスト結果Ｄｒがテストマネージメントデバイスか
らテスト手段１０１へ出力される。このテスト動作につ
いては上述及び後述のあらゆるテスト動作が参考にされ
る。
【０１７３】テスト手段１０１は、所定のテストが終了
すると、テスト結果Ｄｒに応じてターゲットデバイスＤ
ＵＴ６０に適宜、マーキング（Ｍａｒｋｉｎｇ）を行
う。ここでは、マーキングは、各デバイスを良品には無
印（マーキングなし）、冗長救済可能品（△のマーキン
グ）、救済不能品（ｖのマーキング）に分類するために
実行される。
すると、テスト結果Ｄｒに応じてターゲットデバイスＤ
ＵＴ６０に適宜、マーキング（Ｍａｒｋｉｎｇ）を行
う。ここでは、マーキングは、各デバイスを良品には無
印（マーキングなし）、冗長救済可能品（△のマーキン
グ）、救済不能品（ｖのマーキング）に分類するために
実行される。
【０１７４】その後、テスト手段１０１は、そのプロー
ブをテストマネージメントデバイスＴＭＵ６１の表面に
形成されたプロービング用パッドに接触させ、ターゲッ
トデバイスＤＵＴ６１のテストを行う。
ブをテストマネージメントデバイスＴＭＵ６１の表面に
形成されたプロービング用パッドに接触させ、ターゲッ
トデバイスＤＵＴ６１のテストを行う。
【０１７５】同様にして、ウェハ上に形成された全ての
ターゲットデバイスＤＵＴがテストされ、マーキングさ
れる。ここでは、各ターゲットデバイスについて順次、
テストが行われる例が示されているが、各ターゲットデ
バイスにそれぞれプローブを接触させ、同時にテストを
実行（パラレル測定）することも可能である。
ターゲットデバイスＤＵＴがテストされ、マーキングさ
れる。ここでは、各ターゲットデバイスについて順次、
テストが行われる例が示されているが、各ターゲットデ
バイスにそれぞれプローブを接触させ、同時にテストを
実行（パラレル測定）することも可能である。
【０１７６】この後、図２４に示すようにウェハＳＵ上
のスクライブラインＳＬに沿って、ウェハＳＵが切断さ
れ、個々のターゲットデバイスを得ることができる。得
られたターゲットデバイスは、良品、冗長救済可能品、
救済不能品に分類される。
のスクライブラインＳＬに沿って、ウェハＳＵが切断さ
れ、個々のターゲットデバイスを得ることができる。得
られたターゲットデバイスは、良品、冗長救済可能品、
救済不能品に分類される。
【０１７７】この後、図２５に示されるように、良品と
判断されたデバイスは以降の組み立て工程に送られ、冗
長救済可能品と判断されたデバイスは冗長救済工程を経
て後に組み立て工程に送られ、救済不能品と判断された
デバイスは廃棄される。
判断されたデバイスは以降の組み立て工程に送られ、冗
長救済可能品と判断されたデバイスは冗長救済工程を経
て後に組み立て工程に送られ、救済不能品と判断された
デバイスは廃棄される。
【０１７８】このように本実施の形態によれば、テスト
マネージメントデバイスは組み立て工程前に切断されて
しまうので、最終製品のサイズの増加を招くことがな
い。すなわち、サイズの小さい製品の供給が可能とな
る。
マネージメントデバイスは組み立て工程前に切断されて
しまうので、最終製品のサイズの増加を招くことがな
い。すなわち、サイズの小さい製品の供給が可能とな
る。
【０１７９】次に、図２６を用いながら、第１２の実施
の形態が説明される。
の形態が説明される。
【０１８０】図２６には、複数のセンスアンプユニット
ＳＡＵ１〜ＳＡＵｎと、アドレス信号に基づいてセンス
アンプユニットＳＡＵ１〜ＳＡＵｎの中から所定のカラ
ムを選択し、そのカラムのカラムラインＣＬｋにカラム
信号を与えるＹデコーダＹＤＥＣと、センスアンプユニ
ットＳＡＵ１〜ＳＡＵｎとの間でデータの転送を行うリ
ードデータバスＲＤ、ＲＤＢと、リードデータバスＲ
Ｄ、ＲＤＢ上のデータを外部に読み出す読み出し回路Ｒ
Ｃと、リードデータバスＲＤ、ＲＤＢにリファレンスレ
ベルのリファレンス信号を与えると共に判定部１０４の
判定回路１０４１〜１０４ｍに期待値となる所定電位を
有する期待値信号ＶＲを与えるリファレンス信号発生回
路ＲＥＦＧと、カラムラインをプリチャージするプリチ
ャージ回路ＰＣＣ１〜ＰＣＣｍと、カラムライン上の電
位と期待値信号ＶＲとを比較して、その比較結果を出力
する判定部１０４（判定回路１０４１〜１０４ｍから成
る）と、リードデータバスＲＤ、ＲＤＢとリファレンス
信号発生回路ＲＥＦＧとの間に配置される第１のスイッ
チ手段ＳＷ１と、リードデータバスＲＤ、ＲＤＢと読み
出し回路ＲＣとの間に配置された第２のスイッチ手段Ｓ
Ｗ２と、各カラムラインＣＬの一端とＹデコーダＹＤＥ
Ｃとの間に配置された第３のスイッチ手段ＳＷ３１〜Ｓ
Ｗ３ｍと、各カラムラインＣＬの他端と各判定回路１０
４１〜１０４ｍ及び各プリチャージ回路ＰＣＣ１〜ＰＣ
Ｃｍとの間に配置された第４のスイッチ手段ＳＷ４１〜
ＳＷ４ｍとが示されている。
ＳＡＵ１〜ＳＡＵｎと、アドレス信号に基づいてセンス
アンプユニットＳＡＵ１〜ＳＡＵｎの中から所定のカラ
ムを選択し、そのカラムのカラムラインＣＬｋにカラム
信号を与えるＹデコーダＹＤＥＣと、センスアンプユニ
ットＳＡＵ１〜ＳＡＵｎとの間でデータの転送を行うリ
ードデータバスＲＤ、ＲＤＢと、リードデータバスＲ
Ｄ、ＲＤＢ上のデータを外部に読み出す読み出し回路Ｒ
Ｃと、リードデータバスＲＤ、ＲＤＢにリファレンスレ
ベルのリファレンス信号を与えると共に判定部１０４の
判定回路１０４１〜１０４ｍに期待値となる所定電位を
有する期待値信号ＶＲを与えるリファレンス信号発生回
路ＲＥＦＧと、カラムラインをプリチャージするプリチ
ャージ回路ＰＣＣ１〜ＰＣＣｍと、カラムライン上の電
位と期待値信号ＶＲとを比較して、その比較結果を出力
する判定部１０４（判定回路１０４１〜１０４ｍから成
る）と、リードデータバスＲＤ、ＲＤＢとリファレンス
信号発生回路ＲＥＦＧとの間に配置される第１のスイッ
チ手段ＳＷ１と、リードデータバスＲＤ、ＲＤＢと読み
出し回路ＲＣとの間に配置された第２のスイッチ手段Ｓ
Ｗ２と、各カラムラインＣＬの一端とＹデコーダＹＤＥ
Ｃとの間に配置された第３のスイッチ手段ＳＷ３１〜Ｓ
Ｗ３ｍと、各カラムラインＣＬの他端と各判定回路１０
４１〜１０４ｍ及び各プリチャージ回路ＰＣＣ１〜ＰＣ
Ｃｍとの間に配置された第４のスイッチ手段ＳＷ４１〜
ＳＷ４ｍとが示されている。
【０１８１】さらに、各センスアンプユニットは以下の
ような構成より成る。上述の各センスアンプユニットＳ
ＡＵ１〜ＳＡＵｎは同様の構成であるので、ここでは、
センスアンプユニットＳＡＵ１を用いて説明が示され
る。また、センスアンプユニットＳＡＵ１内も各カラム
に対応し、同様の構成を有するセンスアンプグループＳ
ＡＧ１〜ＳＡＧｍから成るので、センスアンプグループ
ＳＡＧｋ（１≦ｋ≦ｍ）を用いて説明が示される。
ような構成より成る。上述の各センスアンプユニットＳ
ＡＵ１〜ＳＡＵｎは同様の構成であるので、ここでは、
センスアンプユニットＳＡＵ１を用いて説明が示され
る。また、センスアンプユニットＳＡＵ１内も各カラム
に対応し、同様の構成を有するセンスアンプグループＳ
ＡＧ１〜ＳＡＧｍから成るので、センスアンプグループ
ＳＡＧｋ（１≦ｋ≦ｍ）を用いて説明が示される。
【０１８２】上述の各スイッチ手段ＳＷ１〜ＳＷ４の構
成は、種々考えられるが、一つの例としてＮ型ＭＯＳト
ランジスタにより構成されるものが考えられる。これら
の各スイッチ手段ＳＷ１〜ＳＷ４はそれぞれ制御信号に
より制御される。
成は、種々考えられるが、一つの例としてＮ型ＭＯＳト
ランジスタにより構成されるものが考えられる。これら
の各スイッチ手段ＳＷ１〜ＳＷ４はそれぞれ制御信号に
より制御される。
【０１８３】また、判定回路１０４の他の構成例が図２
７に示される。この例では、センスアンプユニットから
第４のスイッチ手段ＳＷ４を介して入力端子ＩＮに与え
られるデータと期待値ＶＲとを比較して、その結果が出
力端子Ｏ，ＯＢから出力される。この構成自体は一般的
に知られている比較手段なので、構成及び動作の説明は
省略する。
７に示される。この例では、センスアンプユニットから
第４のスイッチ手段ＳＷ４を介して入力端子ＩＮに与え
られるデータと期待値ＶＲとを比較して、その結果が出
力端子Ｏ，ＯＢから出力される。この構成自体は一般的
に知られている比較手段なので、構成及び動作の説明は
省略する。
【０１８４】センスアンプグループＳＡＧｋは、ワード
ラインＷＬｋが選択され、ビットライン対ＢＬ１ｋ上に
現れたメモリセルＭＣ１ｋ内に記憶されたデータを増幅
するセンスアンプＳＡ１ｋと、データをビットライン対
ＢＬ１ｋを介してメモリセルＭＣ１ｋに書き込む書き込
み回路ＷＣ１ｋと、データを比較する機能を有する読み
出し回路ＣＡＭ１ｋとから構成される。この読み出し回
路ＣＡＭ１ｋの具体的な構成及び動作は後述される。
ラインＷＬｋが選択され、ビットライン対ＢＬ１ｋ上に
現れたメモリセルＭＣ１ｋ内に記憶されたデータを増幅
するセンスアンプＳＡ１ｋと、データをビットライン対
ＢＬ１ｋを介してメモリセルＭＣ１ｋに書き込む書き込
み回路ＷＣ１ｋと、データを比較する機能を有する読み
出し回路ＣＡＭ１ｋとから構成される。この読み出し回
路ＣＡＭ１ｋの具体的な構成及び動作は後述される。
【０１８５】次に、上述の回路の動作が示される。
【０１８６】まず、データの読み出し動作時には、第２
及び第３のスイッチ手段ＳＷ２、ＳＷ３ｋがオン状態に
なり、第１及び第４のスイッチ手段ＳＷ１、ＳＷ４ｋが
オフ状態になる。そして、ＹデコーダＹＤＥＣにより任
意のカラムラインＣＬが選択され、そのカラムラインＣ
Ｌに接続する読み出し回路ＣＡＭが活性化され、メモリ
セル内のデータが増幅された後、リードデータバスＲ
Ｄ、ＲＤＢを介して読み出し回路ＲＣに転送される。
及び第３のスイッチ手段ＳＷ２、ＳＷ３ｋがオン状態に
なり、第１及び第４のスイッチ手段ＳＷ１、ＳＷ４ｋが
オフ状態になる。そして、ＹデコーダＹＤＥＣにより任
意のカラムラインＣＬが選択され、そのカラムラインＣ
Ｌに接続する読み出し回路ＣＡＭが活性化され、メモリ
セル内のデータが増幅された後、リードデータバスＲ
Ｄ、ＲＤＢを介して読み出し回路ＲＣに転送される。
【０１８７】例えば、カラムラインＣＬｋが選択される
と、読み出し回路ＣＡＭｋが活性化される。そして、ワ
ードラインＷＬ１ｋが選択されることによりビットライ
ンＢＬ１ｋ上に与えられたメモリセルＭＣ１ｋ内に記憶
されたデータが、センスアンプＳＡ１ｋにより増幅され
る。その後、その増幅されたデータが読み出し回路ＣＡ
Ｍ１ｋからリードデータバスＲＤ、ＲＤＢへ与えられ
る。リードデータバスＲＤ、ＲＤＢはそのデータを読み
出し回路ＲＣに転送し、読み出し回路ＲＣはそのデータ
に基づいて読み出しデータを外部へ出力する。
と、読み出し回路ＣＡＭｋが活性化される。そして、ワ
ードラインＷＬ１ｋが選択されることによりビットライ
ンＢＬ１ｋ上に与えられたメモリセルＭＣ１ｋ内に記憶
されたデータが、センスアンプＳＡ１ｋにより増幅され
る。その後、その増幅されたデータが読み出し回路ＣＡ
Ｍ１ｋからリードデータバスＲＤ、ＲＤＢへ与えられ
る。リードデータバスＲＤ、ＲＤＢはそのデータを読み
出し回路ＲＣに転送し、読み出し回路ＲＣはそのデータ
に基づいて読み出しデータを外部へ出力する。
【０１８８】次に、テスト動作時には、第２及び第３の
スイッチ手段ＳＷ２、ＳＷ３ｋがオフ状態になり、第１
及び第４のスイッチ手段ＳＷ１、ＳＷ４ｋがオン状態に
なり、リファレンス信号発生回路ＲＥＦＧはリードデー
タバスＲＤ、ＲＤＢにリファレンスレベル（本実施の形
態では電源電位Ｖｃｃレベルあるいは接地電位Ｖｓｓレ
ベル）のリファレンス信号を与え、リードデータバスＲ
Ｄ、ＲＤＢはリファレンスレベルとなる。この時、プリ
チャージ回路ＰＣＣｋは全てのカラムラインＣＬ１〜Ｃ
Ｌｎを電源電位レベルＶｃｃにプリチャージする。
スイッチ手段ＳＷ２、ＳＷ３ｋがオフ状態になり、第１
及び第４のスイッチ手段ＳＷ１、ＳＷ４ｋがオン状態に
なり、リファレンス信号発生回路ＲＥＦＧはリードデー
タバスＲＤ、ＲＤＢにリファレンスレベル（本実施の形
態では電源電位Ｖｃｃレベルあるいは接地電位Ｖｓｓレ
ベル）のリファレンス信号を与え、リードデータバスＲ
Ｄ、ＲＤＢはリファレンスレベルとなる。この時、プリ
チャージ回路ＰＣＣｋは全てのカラムラインＣＬ１〜Ｃ
Ｌｎを電源電位レベルＶｃｃにプリチャージする。
【０１８９】その後、所望のワードラインが選択され、
読み出し回路ＣＡＭ１〜ＣＡＭｎは活性化され、電源電
位レベルＶｃｃのＣＡＭ制御信号（後述）に応答してビ
ットラインＢＬ上の増幅されたデータとリードデータバ
スＲＤ、ＲＤＢ上のリファレンスレベルとを比較し、そ
の比較結果を対応するカラムラインＣＬ１〜ＣＬｎに出
力する。カラムラインＣＬ１〜ＣＬｎ上に出力された結
果は、判定回路１０４ｋにおいて期待値信号ＶＲと比較
され、その比較結果が良否の判定結果として出力され
る。
読み出し回路ＣＡＭ１〜ＣＡＭｎは活性化され、電源電
位レベルＶｃｃのＣＡＭ制御信号（後述）に応答してビ
ットラインＢＬ上の増幅されたデータとリードデータバ
スＲＤ、ＲＤＢ上のリファレンスレベルとを比較し、そ
の比較結果を対応するカラムラインＣＬ１〜ＣＬｎに出
力する。カラムラインＣＬ１〜ＣＬｎ上に出力された結
果は、判定回路１０４ｋにおいて期待値信号ＶＲと比較
され、その比較結果が良否の判定結果として出力され
る。
【０１９０】ここで、読み出し回路ＣＡＭでの比較で
は、ビットラインＢＬ上の増幅されたデータに対応する
電位レベルとリードデータバスＲＤ、ＲＤＢ上のリファ
レンスレベルとが同じである場合、カラムラインＣＬ上
の電位はプリチャージレベルから変化せず、この変化し
ないカラムラインＣＬの電位と期待値信号ＶＲの電位と
を比較して、判定部１０４はそのカラムのデータが
「良」であるとの判定を行う。判定結果は判定部１０４
の判定回路１０４１〜１０４ｍからそれぞれ出力され
る。
は、ビットラインＢＬ上の増幅されたデータに対応する
電位レベルとリードデータバスＲＤ、ＲＤＢ上のリファ
レンスレベルとが同じである場合、カラムラインＣＬ上
の電位はプリチャージレベルから変化せず、この変化し
ないカラムラインＣＬの電位と期待値信号ＶＲの電位と
を比較して、判定部１０４はそのカラムのデータが
「良」であるとの判定を行う。判定結果は判定部１０４
の判定回路１０４１〜１０４ｍからそれぞれ出力され
る。
【０１９１】一方、ビットラインＢＬ上の増幅されたデ
ータとリードデータバスＲＤ、ＲＤＢ上のリファレンス
レベルとが異なる場合、カラムラインＣＬ上の電位はプ
リチャージレベルよりも低くなる。この変化したカラム
ラインＣＬの電位と期待値信号ＶＲの電位とを比較し
て、判定部１０４はそのカラムのデータが「不良」であ
るとの判定を行う。判定結果は判定部１０４の判定回路
１０４１〜１０４ｍからそれぞれ出力される。このよう
な動作を繰り返すことにより、各カラムに対するテスト
が実行される。
ータとリードデータバスＲＤ、ＲＤＢ上のリファレンス
レベルとが異なる場合、カラムラインＣＬ上の電位はプ
リチャージレベルよりも低くなる。この変化したカラム
ラインＣＬの電位と期待値信号ＶＲの電位とを比較し
て、判定部１０４はそのカラムのデータが「不良」であ
るとの判定を行う。判定結果は判定部１０４の判定回路
１０４１〜１０４ｍからそれぞれ出力される。このよう
な動作を繰り返すことにより、各カラムに対するテスト
が実行される。
【０１９２】以上のような第１２の実施の形態によれ
ば、カラム毎にデータの良非の判定を行うことができる
ので、不良データの発生した部位を特定することができ
る。
ば、カラム毎にデータの良非の判定を行うことができる
ので、不良データの発生した部位を特定することができ
る。
【０１９３】さらに、第１乃至第４のスイッチ手段を設
けたことにより、従来は単なるカラムの選択にしか用い
られてなかったカラムラインが、テスト動作時には、デ
ータが読み出されるラインとして利用できるので、すな
わち、通常動作時に用いられるカラムラインとデータが
読み出されるラインとを共有することができるので、従
来、不良データの発生した部位の特定に必要であると考
えられていた非常に複雑で大規模な構成と同等の機能を
有する構成が非常に簡単で小規模の構成で実現される。
けたことにより、従来は単なるカラムの選択にしか用い
られてなかったカラムラインが、テスト動作時には、デ
ータが読み出されるラインとして利用できるので、すな
わち、通常動作時に用いられるカラムラインとデータが
読み出されるラインとを共有することができるので、従
来、不良データの発生した部位の特定に必要であると考
えられていた非常に複雑で大規模な構成と同等の機能を
有する構成が非常に簡単で小規模の構成で実現される。
【０１９４】また、本実施の形態のような構成により特
定された不良部位は、以降の冗長救済工程において予備
のメモリセルと効率的に置き換えられる。すなわち、冗
長救済工程において不良部位のみを予備のメモリセルに
置き換えることができるので、予備のメモリセルの無駄
な浪費が無くなると共に、置き換えに要する時間も大幅
に短くできる。
定された不良部位は、以降の冗長救済工程において予備
のメモリセルと効率的に置き換えられる。すなわち、冗
長救済工程において不良部位のみを予備のメモリセルに
置き換えることができるので、予備のメモリセルの無駄
な浪費が無くなると共に、置き換えに要する時間も大幅
に短くできる。
【０１９５】冗長救済工程には通常、多大な時間が必要
の為、この実施の形態のような構成による時間の短縮
は、コストの低減、製品供給までの期間の短縮等に繋が
るので、半導体分野において非常に大きな効果が期待で
きる。また、テスト手段は不良の部位を示すアドレスデ
ータのみを記憶できるような簡単な構成により実現可能
なので、安価にテスト手段を入手することができる。
の為、この実施の形態のような構成による時間の短縮
は、コストの低減、製品供給までの期間の短縮等に繋が
るので、半導体分野において非常に大きな効果が期待で
きる。また、テスト手段は不良の部位を示すアドレスデ
ータのみを記憶できるような簡単な構成により実現可能
なので、安価にテスト手段を入手することができる。
【０１９６】次に、図２８を用いながら、第１３の実施
の形態が説明される。ここでは、上述の読み出し回路Ｃ
ＡＭの具体的な構成及びテスト動作時にカラムライン上
の電位が如何に変化するのかにつての具体的な説明が中
心に示される。
の形態が説明される。ここでは、上述の読み出し回路Ｃ
ＡＭの具体的な構成及びテスト動作時にカラムライン上
の電位が如何に変化するのかにつての具体的な説明が中
心に示される。
【０１９７】この読み出し回路ＣＡＭは、カラムライン
ＣＬにドレイン電極が接続され、ソース電極にＣＡＭ制
御信号φＭＥＢが与えられ、ゲート電極がノードＮ２１
に接続されたＮＭＯＳ２１と、ドレイン電極がノードＮ
２２に接続され、ソース電極がノードＮ２１に接続さ
れ、ビットライン対の内の一方のビットラインＢＬにゲ
ート電極が接続されたＮＭＯＳ２２と、ドレイン電極が
ノードＮ２３に接続され、ソース電極がノードＮ２１に
接続され、ビットライン対の内の他方のビットラインＢ
ＬＢにゲート電極が接続されたＮＭＯＳ２３と、ドレイ
ン電極がリードデータバスＲＤに接続され、ソース電極
がノード２２に接続され、ゲート電極がカラムラインＣ
Ｌに接続されたＮＭＯＳ２４と、ドレイン電極がリード
データバスＲＤＢに接続され、ソース電極がノード２３
に接続され、ゲート電極がカラムラインＣＬに接続され
たＮＭＯＳ２５と、ドレイン電極がノードＮ２１に接続
され、ソース電極が接地電位ＧＮＤに接続され、ゲート
電極に読み出し制御信号φＲＥが与えられるＮＭＯＳ２
６と、ノードＮ２１を電源電位Ｖｃｃレベルに初期化す
るプリチャージ回路Ｉ２１とを備えている。
ＣＬにドレイン電極が接続され、ソース電極にＣＡＭ制
御信号φＭＥＢが与えられ、ゲート電極がノードＮ２１
に接続されたＮＭＯＳ２１と、ドレイン電極がノードＮ
２２に接続され、ソース電極がノードＮ２１に接続さ
れ、ビットライン対の内の一方のビットラインＢＬにゲ
ート電極が接続されたＮＭＯＳ２２と、ドレイン電極が
ノードＮ２３に接続され、ソース電極がノードＮ２１に
接続され、ビットライン対の内の他方のビットラインＢ
ＬＢにゲート電極が接続されたＮＭＯＳ２３と、ドレイ
ン電極がリードデータバスＲＤに接続され、ソース電極
がノード２２に接続され、ゲート電極がカラムラインＣ
Ｌに接続されたＮＭＯＳ２４と、ドレイン電極がリード
データバスＲＤＢに接続され、ソース電極がノード２３
に接続され、ゲート電極がカラムラインＣＬに接続され
たＮＭＯＳ２５と、ドレイン電極がノードＮ２１に接続
され、ソース電極が接地電位ＧＮＤに接続され、ゲート
電極に読み出し制御信号φＲＥが与えられるＮＭＯＳ２
６と、ノードＮ２１を電源電位Ｖｃｃレベルに初期化す
るプリチャージ回路Ｉ２１とを備えている。
【０１９８】この読み出し回路ＣＡＭでは、上述の第１
２の実施の形態において説明したテスト動作モードにな
ると、ＣＡＭ制御信号φＭＥＢのレベルが接地電位Ｖｓ
ｓレベル（ローレベル）から電源電位Ｖｃｃレベル（ハ
イレベル）より所定電位だけ低いＭＥＢ電位レベルにな
り、読み出し制御信号φＲＥのレベルが接地電位Ｖｓｓ
レベル（ローレベル）になる。よって、ＮＭＯＳ２６が
オフし、ＮＭＯＳ２１がオン（プリチャージ回路Ｉ２１
によりノードＮ２１が電源電位Ｖｃｃレベルにプリチャ
ージされているので）される。カラムラインＣＬは、プ
リチャージ回路ＰＣＣにより電源電位Ｖｃｃレベルにプ
リチャージされている。
２の実施の形態において説明したテスト動作モードにな
ると、ＣＡＭ制御信号φＭＥＢのレベルが接地電位Ｖｓ
ｓレベル（ローレベル）から電源電位Ｖｃｃレベル（ハ
イレベル）より所定電位だけ低いＭＥＢ電位レベルにな
り、読み出し制御信号φＲＥのレベルが接地電位Ｖｓｓ
レベル（ローレベル）になる。よって、ＮＭＯＳ２６が
オフし、ＮＭＯＳ２１がオン（プリチャージ回路Ｉ２１
によりノードＮ２１が電源電位Ｖｃｃレベルにプリチャ
ージされているので）される。カラムラインＣＬは、プ
リチャージ回路ＰＣＣにより電源電位Ｖｃｃレベルにプ
リチャージされている。
【０１９９】その後、前述の他の実施の形態において説
明した通り、メモリセル内に記憶されていたデータに対
応する電位がセンスアンプにより増幅されてビットライ
ン対上に現れる。
明した通り、メモリセル内に記憶されていたデータに対
応する電位がセンスアンプにより増幅されてビットライ
ン対上に現れる。
【０２００】この後、例えば、ビットラインＢＬ上の電
位レベルが電源電位Ｖｃｃレベルになり、ビットライン
ＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルになると
予想されるテストが実行される場合、リファレンス信号
発生回路ＲＥＦＧはリードデータバスＲＤに接地電位Ｖ
ｓｓレベルのリファレンス信号を与え、リードデータバ
スＲＤＢには電源電位Ｖｃｃレベルのリファレンス信号
を与える。
位レベルが電源電位Ｖｃｃレベルになり、ビットライン
ＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルになると
予想されるテストが実行される場合、リファレンス信号
発生回路ＲＥＦＧはリードデータバスＲＤに接地電位Ｖ
ｓｓレベルのリファレンス信号を与え、リードデータバ
スＲＤＢには電源電位Ｖｃｃレベルのリファレンス信号
を与える。
【０２０１】この場合、ＮＭＯＳ２２、２４が共にオン
するので、ノードＮ２１の電位レベルが電源電位Ｖｃｃ
レベルから接地電位Ｖｓｓレベルに下がる。この時、Ｎ
ＭＯＳ２１はオフするので、カラムラインＣＬの電位レ
ベルはプリチャージされた電源電位Ｖｃｃレベルを保っ
ている。このカラムラインＣＬの電位レベルは第４のス
イッチ手段ＳＷ４を介して判定回路１０４に与えられ
る。判定回路１０４はこのカラムラインＣＬ上の電位レ
ベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電位
レベルとを比較し、「ビットライン上に与えられたデー
タは正常である。」ことを示す判定結果「良」を出力す
る。
するので、ノードＮ２１の電位レベルが電源電位Ｖｃｃ
レベルから接地電位Ｖｓｓレベルに下がる。この時、Ｎ
ＭＯＳ２１はオフするので、カラムラインＣＬの電位レ
ベルはプリチャージされた電源電位Ｖｃｃレベルを保っ
ている。このカラムラインＣＬの電位レベルは第４のス
イッチ手段ＳＷ４を介して判定回路１０４に与えられ
る。判定回路１０４はこのカラムラインＣＬ上の電位レ
ベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電位
レベルとを比較し、「ビットライン上に与えられたデー
タは正常である。」ことを示す判定結果「良」を出力す
る。
【０２０２】一方、同様のテストが実行される場合であ
っても、ビットラインＢＬ上の電位レベルが接地電位Ｖ
ｓｓレベルになり、ビットラインＢＬＢ上の電位レベル
が電源電位Ｖｃｃレベルになる場合には、この読み出し
回路ＣＡＭは以下のように動作する。
っても、ビットラインＢＬ上の電位レベルが接地電位Ｖ
ｓｓレベルになり、ビットラインＢＬＢ上の電位レベル
が電源電位Ｖｃｃレベルになる場合には、この読み出し
回路ＣＡＭは以下のように動作する。
【０２０３】すなわち、ＮＭＯＳ２２はオフし、ノード
Ｎ２１の電位レベルが初期状態の電源電位Ｖｃｃレベル
でありノードＮ２３の電位レベルが電源電位Ｖｃｃレベ
ルなので、ＮＭＯＳ２３、２５は共にオンしない。ノー
ドＮ２１は初期状態の電源電位Ｖｃｃレベルを保ってい
るので、ＮＭＯＳ２１はオンし、その結果、カラムライ
ンＣＬの電位レベルはプリチャージされた電源電位Ｖｃ
ｃレベルからＭＥＢ電位レベル（電源電位Ｖｃｃレベル
より所定電位だけ低いレベル）に下がる。
Ｎ２１の電位レベルが初期状態の電源電位Ｖｃｃレベル
でありノードＮ２３の電位レベルが電源電位Ｖｃｃレベ
ルなので、ＮＭＯＳ２３、２５は共にオンしない。ノー
ドＮ２１は初期状態の電源電位Ｖｃｃレベルを保ってい
るので、ＮＭＯＳ２１はオンし、その結果、カラムライ
ンＣＬの電位レベルはプリチャージされた電源電位Ｖｃ
ｃレベルからＭＥＢ電位レベル（電源電位Ｖｃｃレベル
より所定電位だけ低いレベル）に下がる。
【０２０４】このカラムラインＣＬの電位レベルは第４
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（ＭＥＢ電位レベル）と期待値信号ＶＲの電位レ
ベルとを比較し、「ビットライン上に与えられたデータ
は誤りである。」ことを示す判定結果「不良」を出力す
る。
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（ＭＥＢ電位レベル）と期待値信号ＶＲの電位レ
ベルとを比較し、「ビットライン上に与えられたデータ
は誤りである。」ことを示す判定結果「不良」を出力す
る。
【０２０５】また、例えば、ビットラインＢＬ上の電位
レベルが接地電位Ｖｓｓレベルになり、ビットラインＢ
ＬＢ上の電位レベルが電源電位Ｖｃｃレベルになると予
想されるテストが実行される場合、リファレンス信号発
生回路ＲＥＦＧはリードデータバスＲＤに電源電位Ｖｃ
ｃレベルのリファレンス信号を与え、リードデータバス
ＲＤＢには接地電位Ｖｓｓレベルのリファレンス信号を
与える。
レベルが接地電位Ｖｓｓレベルになり、ビットラインＢ
ＬＢ上の電位レベルが電源電位Ｖｃｃレベルになると予
想されるテストが実行される場合、リファレンス信号発
生回路ＲＥＦＧはリードデータバスＲＤに電源電位Ｖｃ
ｃレベルのリファレンス信号を与え、リードデータバス
ＲＤＢには接地電位Ｖｓｓレベルのリファレンス信号を
与える。
【０２０６】この場合、ＮＭＯＳ２３、２５が共にオン
するので、ノードＮ２１の電位レベルが電源電位Ｖｃｃ
レベルから接地電位Ｖｓｓレベルに下がる。この時、Ｎ
ＭＯＳ２１はオフするので、カラムラインＣＬの電位レ
ベルはプリチャージされた電源電位Ｖｃｃレベルを保っ
ている。このカラムラインＣＬの電位レベルは第４のス
イッチ手段ＳＷ４を介して判定回路１０４に与えられ
る。判定回路１０４はこのカラムラインＣＬ上の電位レ
ベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電位
レベルとを比較し、「ビットライン上に与えられたデー
タは正常である。」ことを示す判定結果「良」を出力す
る。
するので、ノードＮ２１の電位レベルが電源電位Ｖｃｃ
レベルから接地電位Ｖｓｓレベルに下がる。この時、Ｎ
ＭＯＳ２１はオフするので、カラムラインＣＬの電位レ
ベルはプリチャージされた電源電位Ｖｃｃレベルを保っ
ている。このカラムラインＣＬの電位レベルは第４のス
イッチ手段ＳＷ４を介して判定回路１０４に与えられ
る。判定回路１０４はこのカラムラインＣＬ上の電位レ
ベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電位
レベルとを比較し、「ビットライン上に与えられたデー
タは正常である。」ことを示す判定結果「良」を出力す
る。
【０２０７】一方、同様のテストが実行される場合であ
っても、ビットラインＢＬ上の電位レベルが電源電位Ｖ
ｃｃレベルになり、ビットラインＢＬＢ上の電位レベル
が接地電位Ｖｓｓレベルになる場合には、この読み出し
回路ＣＡＭは以下のように動作する。
っても、ビットラインＢＬ上の電位レベルが電源電位Ｖ
ｃｃレベルになり、ビットラインＢＬＢ上の電位レベル
が接地電位Ｖｓｓレベルになる場合には、この読み出し
回路ＣＡＭは以下のように動作する。
【０２０８】すなわち、ＮＭＯＳ２３はオフし、ノード
Ｎ２１の電位レベルが初期状態の電源電位Ｖｃｃレベル
でありノードＮ２２の電位レベルが電源電位Ｖｃｃレベ
ルなので、ＮＭＯＳ２２、２４は共にオンしない。ノー
ドＮ２１は初期状態の電源電位Ｖｃｃレベルを保ってい
るので、ＮＭＯＳ２１はオンし、その結果、カラムライ
ンＣＬの電位レベルはプリチャージされた電源電位Ｖｃ
ｃレベルからＭＥＢ電位レベル（電源電位Ｖｃｃレベル
より所定電位だけ低いレベル）に下がる。
Ｎ２１の電位レベルが初期状態の電源電位Ｖｃｃレベル
でありノードＮ２２の電位レベルが電源電位Ｖｃｃレベ
ルなので、ＮＭＯＳ２２、２４は共にオンしない。ノー
ドＮ２１は初期状態の電源電位Ｖｃｃレベルを保ってい
るので、ＮＭＯＳ２１はオンし、その結果、カラムライ
ンＣＬの電位レベルはプリチャージされた電源電位Ｖｃ
ｃレベルからＭＥＢ電位レベル（電源電位Ｖｃｃレベル
より所定電位だけ低いレベル）に下がる。
【０２０９】このカラムラインＣＬの電位レベルは第４
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（ＭＥＢ電位レベル）と期待値信号ＶＲの電位レ
ベルとを比較し、「ビットライン上に与えられたデータ
は誤りである。」ことを示す判定結果「不良」を出力す
る。
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（ＭＥＢ電位レベル）と期待値信号ＶＲの電位レ
ベルとを比較し、「ビットライン上に与えられたデータ
は誤りである。」ことを示す判定結果「不良」を出力す
る。
【０２１０】読み出し動作に入る場合には、リードデー
タバスＲＤ、ＲＤＢが図示しないプリチャージ手段によ
り電源電位Ｖｃｃレベルにプリチャージされ、読み出し
制御信号φＲＥが接地電位Ｖｓｓから電源電位Ｖｃｃに
遷移した後（ＮＭＯＳ２６がオンするのでノードＮ２１
は接地電位Ｖｓｓレベルになる）、選択されたカラムの
カラムラインＣＬが電源電位Ｖｃｃレベルになり（ＮＭ
ＯＳ２４、２５はオンする）、データがリードデータバ
スＲＤ、ＲＤＢに読み出される。
タバスＲＤ、ＲＤＢが図示しないプリチャージ手段によ
り電源電位Ｖｃｃレベルにプリチャージされ、読み出し
制御信号φＲＥが接地電位Ｖｓｓから電源電位Ｖｃｃに
遷移した後（ＮＭＯＳ２６がオンするのでノードＮ２１
は接地電位Ｖｓｓレベルになる）、選択されたカラムの
カラムラインＣＬが電源電位Ｖｃｃレベルになり（ＮＭ
ＯＳ２４、２５はオンする）、データがリードデータバ
スＲＤ、ＲＤＢに読み出される。
【０２１１】すなわち、ビットライン対の内、ハイレベ
ルのデータ（データ”１”）が与えられたビットライン
ＢＬ（もしくはビットラインＢＬＢ）に接続するＮＭＯ
Ｓ２２（もしくはＮＭＯＳ２３）がオンするので、リー
ドデータバスＲＤ（もしくはリードデータバスＲＤＢ）
の電位レベルが変化する。一方、リードデータバスＲＤ
Ｂ（もしくはリードデータバスＲＤ）の電位レベルは変
化しない。このリードデータバスＲＤ、ＲＤＢの電位レ
ベルの差がデータの読み出しになる。
ルのデータ（データ”１”）が与えられたビットライン
ＢＬ（もしくはビットラインＢＬＢ）に接続するＮＭＯ
Ｓ２２（もしくはＮＭＯＳ２３）がオンするので、リー
ドデータバスＲＤ（もしくはリードデータバスＲＤＢ）
の電位レベルが変化する。一方、リードデータバスＲＤ
Ｂ（もしくはリードデータバスＲＤ）の電位レベルは変
化しない。このリードデータバスＲＤ、ＲＤＢの電位レ
ベルの差がデータの読み出しになる。
【０２１２】本実施の形態によれば、１段のトランジス
タによりカラムラインのレベルを変化差せることが可能
となるため、より高速な動作が可能となる。また、変化
させるカラムラインの電位レベルを接地電位レベルから
電源電位レベル未満の間の任意のレベルに設定すること
により、小振幅で情報を転送することが可能となり、結
果的に高速動作が可能となる。
タによりカラムラインのレベルを変化差せることが可能
となるため、より高速な動作が可能となる。また、変化
させるカラムラインの電位レベルを接地電位レベルから
電源電位レベル未満の間の任意のレベルに設定すること
により、小振幅で情報を転送することが可能となり、結
果的に高速動作が可能となる。
【０２１３】次に、図２９を用いながら、第１４の実施
の形態が説明される。ここでは、上述の読み出し回路Ｃ
ＡＭの他の構成例が示される。以下の説明では、具体的
な構成及びテスト動作時にカラムライン上の電位が如何
に変化するのかにつての具体的な説明が中心に示され
る。
の形態が説明される。ここでは、上述の読み出し回路Ｃ
ＡＭの他の構成例が示される。以下の説明では、具体的
な構成及びテスト動作時にカラムライン上の電位が如何
に変化するのかにつての具体的な説明が中心に示され
る。
【０２１４】この読み出し回路ＣＡＭ’は、カラムライ
ンＣＬにドレイン電極が接続され、ソース電極がノード
Ｎ３１に接続され、ゲート電極にＣＡＭ制御信号φＭＥ
が与えられたＮＭＯＳ３１と、ドレイン電極がノードＮ
３２に接続され、ソース電極がノードＮ３１に接続さ
れ、ビットライン対の内の一方のビットラインＢＬにゲ
ート電極が接続されたＮＭＯＳ３２と、ドレイン電極が
ノードＮ３３に接続され、ソース電極がノードＮ３１に
接続され、ビットライン対の内の他方のビットラインＢ
ＬＢにゲート電極が接続されたＮＭＯＳ３３と、ドレイ
ン電極がリードデータバスＲＤに接続され、ソース電極
がノード３２に接続され、ゲート電極がカラムラインＣ
Ｌに接続されたＮＭＯＳ３４と、ドレイン電極がリード
データバスＲＤＢに接続され、ソース電極がノード３３
に接続され、ゲート電極がカラムラインＣＬに接続され
たＮＭＯＳ３５と、ドレイン電極がノードＮ３１に接続
され、ソース電極が接地電位ＧＮＤに接続され、ゲート
電極に読み出し制御信号φＲＥが与えられるＮＭＯＳ３
６とを備えている。
ンＣＬにドレイン電極が接続され、ソース電極がノード
Ｎ３１に接続され、ゲート電極にＣＡＭ制御信号φＭＥ
が与えられたＮＭＯＳ３１と、ドレイン電極がノードＮ
３２に接続され、ソース電極がノードＮ３１に接続さ
れ、ビットライン対の内の一方のビットラインＢＬにゲ
ート電極が接続されたＮＭＯＳ３２と、ドレイン電極が
ノードＮ３３に接続され、ソース電極がノードＮ３１に
接続され、ビットライン対の内の他方のビットラインＢ
ＬＢにゲート電極が接続されたＮＭＯＳ３３と、ドレイ
ン電極がリードデータバスＲＤに接続され、ソース電極
がノード３２に接続され、ゲート電極がカラムラインＣ
Ｌに接続されたＮＭＯＳ３４と、ドレイン電極がリード
データバスＲＤＢに接続され、ソース電極がノード３３
に接続され、ゲート電極がカラムラインＣＬに接続され
たＮＭＯＳ３５と、ドレイン電極がノードＮ３１に接続
され、ソース電極が接地電位ＧＮＤに接続され、ゲート
電極に読み出し制御信号φＲＥが与えられるＮＭＯＳ３
６とを備えている。
【０２１５】この読み出し回路ＣＡＭ’では、上述の第
１２の実施の形態において説明したテスト動作モードに
なると、読み出し制御信号φＲＥのレベルが接地電位Ｖ
ｓｓレベルになり、ＣＡＭ制御信号φＭＥのレベルが接
地電位Ｖｓｓレベルから電源電位Ｖｃｃレベルよりも所
定電位だけ高いブースト電位ＶＢＯＯＳＴレベルにな
る。カラムラインＣＬは、プリチャージ回路ＰＣＣによ
り電源電位Ｖｃｃレベルにプリチャージされている。従
って、ノードＮ３１の電位レベルは電源電位Ｖｃｃレベ
ルになる。
１２の実施の形態において説明したテスト動作モードに
なると、読み出し制御信号φＲＥのレベルが接地電位Ｖ
ｓｓレベルになり、ＣＡＭ制御信号φＭＥのレベルが接
地電位Ｖｓｓレベルから電源電位Ｖｃｃレベルよりも所
定電位だけ高いブースト電位ＶＢＯＯＳＴレベルにな
る。カラムラインＣＬは、プリチャージ回路ＰＣＣによ
り電源電位Ｖｃｃレベルにプリチャージされている。従
って、ノードＮ３１の電位レベルは電源電位Ｖｃｃレベ
ルになる。
【０２１６】その後、前述の他の実施の形態において説
明した通り、メモリセル内に記憶されていたデータに対
応する電位がセンスアンプにより増幅されてビットライ
ン対上に現れる。
明した通り、メモリセル内に記憶されていたデータに対
応する電位がセンスアンプにより増幅されてビットライ
ン対上に現れる。
【０２１７】この後、例えば、ビットラインＢＬ上の電
位レベルが電源電位Ｖｃｃレベルになり、ビットライン
ＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルになると
予想されるテストが実行される場合、リファレンス信号
発生回路ＲＥＦＧはリードデータバスＲＤに電源電位Ｖ
ｃｃレベルのリファレンス信号を与え、リードデータバ
スＲＤＢには接地電位Ｖｓｓレベルのリファレンス信号
を与える。
位レベルが電源電位Ｖｃｃレベルになり、ビットライン
ＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルになると
予想されるテストが実行される場合、リファレンス信号
発生回路ＲＥＦＧはリードデータバスＲＤに電源電位Ｖ
ｃｃレベルのリファレンス信号を与え、リードデータバ
スＲＤＢには接地電位Ｖｓｓレベルのリファレンス信号
を与える。
【０２１８】この場合、リードデータバスＲＤの電位レ
ベルが電源電位Ｖｃｃレベルであり、ノードＮ３１の電
位レベルが電源電位Ｖｃｃレベルであり、ビットライン
ＢＬ上の電位レベルが電源電位Ｖｃｃレベルであり、ビ
ットラインＢＬＢ上の電位レベルが接地電位Ｖｓｓレベ
ルであるので、ＮＭＯＳ３２、３４はオンせず、ＮＭＯ
Ｓ３３はオフする。従って、ノードＮ３１の電位レベル
は電源電位Ｖｃｃレベルが保たれ、カラムラインＣＬの
電位レベルもプリチャージされた電源電位Ｖｃｃレベル
を保っている。
ベルが電源電位Ｖｃｃレベルであり、ノードＮ３１の電
位レベルが電源電位Ｖｃｃレベルであり、ビットライン
ＢＬ上の電位レベルが電源電位Ｖｃｃレベルであり、ビ
ットラインＢＬＢ上の電位レベルが接地電位Ｖｓｓレベ
ルであるので、ＮＭＯＳ３２、３４はオンせず、ＮＭＯ
Ｓ３３はオフする。従って、ノードＮ３１の電位レベル
は電源電位Ｖｃｃレベルが保たれ、カラムラインＣＬの
電位レベルもプリチャージされた電源電位Ｖｃｃレベル
を保っている。
【０２１９】このカラムラインＣＬの電位レベルは第４
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電
位レベルとを比較し、「ビットライン上に与えられたデ
ータは正常である。」ことを示す判定結果「良」を出力
する。
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電
位レベルとを比較し、「ビットライン上に与えられたデ
ータは正常である。」ことを示す判定結果「良」を出力
する。
【０２２０】一方、同様のテストが実行される場合であ
っても、ビットラインＢＬ上の電位レベルが接地電位Ｖ
ｓｓレベルになり、ビットラインＢＬＢ上の電位レベル
が電源電位Ｖｃｃレベルになる場合には、この読み出し
回路ＣＡＭ’は以下のように動作する。
っても、ビットラインＢＬ上の電位レベルが接地電位Ｖ
ｓｓレベルになり、ビットラインＢＬＢ上の電位レベル
が電源電位Ｖｃｃレベルになる場合には、この読み出し
回路ＣＡＭ’は以下のように動作する。
【０２２１】リードデータバスＲＤＢの電位レベルが接
地電位Ｖｓｓレベルであり、ノードＮ３１の電位レベル
が電源電位Ｖｃｃレベルであり、ビットラインＢＬ上の
電位レベルが接地電位Ｖｓｓレベルであり、ビットライ
ンＢＬＢ上の電位レベルが電源電位Ｖｃｃレベルである
ので、ＮＭＯＳ３３、３５はオンする。その結果、カラ
ムラインＣＬの電位レベルがＮＭＯＳ３１、ＮＭＯＳ３
３、ＮＭＯＳ３５を介して電源電位Ｖｃｃレベルから接
地電位Ｖｓｓレベル方向にディスチャージされ始める。
そして、ＮＭＯＳ３５のゲート電極に接続されるカラム
ラインＣＬの電位レベルがＮＭＯＳ３５の閾値Ｖｔレベ
ルになると、ＮＭＯＳ３５はオフする。従って、カラム
ラインＣＬの電位レベルはＮＭＯＳ３５の閾値Ｖｔレベ
ルになる。
地電位Ｖｓｓレベルであり、ノードＮ３１の電位レベル
が電源電位Ｖｃｃレベルであり、ビットラインＢＬ上の
電位レベルが接地電位Ｖｓｓレベルであり、ビットライ
ンＢＬＢ上の電位レベルが電源電位Ｖｃｃレベルである
ので、ＮＭＯＳ３３、３５はオンする。その結果、カラ
ムラインＣＬの電位レベルがＮＭＯＳ３１、ＮＭＯＳ３
３、ＮＭＯＳ３５を介して電源電位Ｖｃｃレベルから接
地電位Ｖｓｓレベル方向にディスチャージされ始める。
そして、ＮＭＯＳ３５のゲート電極に接続されるカラム
ラインＣＬの電位レベルがＮＭＯＳ３５の閾値Ｖｔレベ
ルになると、ＮＭＯＳ３５はオフする。従って、カラム
ラインＣＬの電位レベルはＮＭＯＳ３５の閾値Ｖｔレベ
ルになる。
【０２２２】このカラムラインＣＬの電位レベルは第４
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（閾値Ｖｔレベル）と期待値信号ＶＲの電位レベ
ルとを比較し、「ビットライン上に与えられたデータは
誤りである。」ことを示す判定結果「不良」を出力す
る。
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（閾値Ｖｔレベル）と期待値信号ＶＲの電位レベ
ルとを比較し、「ビットライン上に与えられたデータは
誤りである。」ことを示す判定結果「不良」を出力す
る。
【０２２３】また、例えば、ビットラインＢＬ上の電位
レベルが接地電位Ｖｓｓレベルになり、ビットラインＢ
ＬＢ上の電位レベルが電源電位Ｖｃｃレベルになると予
想されるテストが実行される場合、リファレンス信号発
生回路ＲＥＦＧはリードデータバスＲＤに接地電位Ｖｓ
ｓレベルのリファレンス信号を与え、リードデータバス
ＲＤＢには電源電位Ｖｃｃレベルのリファレンス信号を
与える。
レベルが接地電位Ｖｓｓレベルになり、ビットラインＢ
ＬＢ上の電位レベルが電源電位Ｖｃｃレベルになると予
想されるテストが実行される場合、リファレンス信号発
生回路ＲＥＦＧはリードデータバスＲＤに接地電位Ｖｓ
ｓレベルのリファレンス信号を与え、リードデータバス
ＲＤＢには電源電位Ｖｃｃレベルのリファレンス信号を
与える。
【０２２４】この場合、リードデータバスＲＤの電位レ
ベルが接地電位Ｖｓｓレベルであり、ノードＮ３１の電
位レベルが電源電位Ｖｃｃレベルであり、ビットライン
ＢＬ上の電位レベルが接地電位Ｖｓｓレベルであり、ビ
ットラインＢＬＢ上の電位レベルが電源電位Ｖｃｃレベ
ルであるので、ＮＭＯＳ３３、３５はオンせず、ＮＭＯ
Ｓ３２はオフする。従って、ノードＮ３１の電位レベル
は電源電位Ｖｃｃレベルが保たれ、カラムラインＣＬの
電位レベルもプリチャージされた電源電位Ｖｃｃレベル
を保っている。
ベルが接地電位Ｖｓｓレベルであり、ノードＮ３１の電
位レベルが電源電位Ｖｃｃレベルであり、ビットライン
ＢＬ上の電位レベルが接地電位Ｖｓｓレベルであり、ビ
ットラインＢＬＢ上の電位レベルが電源電位Ｖｃｃレベ
ルであるので、ＮＭＯＳ３３、３５はオンせず、ＮＭＯ
Ｓ３２はオフする。従って、ノードＮ３１の電位レベル
は電源電位Ｖｃｃレベルが保たれ、カラムラインＣＬの
電位レベルもプリチャージされた電源電位Ｖｃｃレベル
を保っている。
【０２２５】このカラムラインＣＬの電位レベルは第４
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電
位レベルとを比較し、「ビットライン上に与えられたデ
ータは正常である。」ことを示す判定結果「良」を出力
する。
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電
位レベルとを比較し、「ビットライン上に与えられたデ
ータは正常である。」ことを示す判定結果「良」を出力
する。
【０２２６】一方、同様のテストが実行される場合であ
っても、ビットラインＢＬ上の電位レベルが電源電位Ｖ
ｃｃレベルになり、ビットラインＢＬＢ上の電位レベル
が接地電位Ｖｓｓレベルになる場合には、この読み出し
回路ＣＡＭ’は以下のように動作する。
っても、ビットラインＢＬ上の電位レベルが電源電位Ｖ
ｃｃレベルになり、ビットラインＢＬＢ上の電位レベル
が接地電位Ｖｓｓレベルになる場合には、この読み出し
回路ＣＡＭ’は以下のように動作する。
【０２２７】リードデータバスＲＤＢの電位レベルが電
源電位Ｖｃｃレベルであり、ノードＮ３１の電位レベル
が電源電位Ｖｃｃレベルであり、ビットラインＢＬ上の
電位レベルが電源電位Ｖｃｃレベルであり、ビットライ
ンＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルである
ので、ＮＭＯＳ３２、３４はオンする。その結果、カラ
ムラインＣＬの電位レベルがＮＭＯＳ３１、ＮＭＯＳ３
２、ＮＭＯＳ３４を介して電源電位Ｖｃｃレベルから接
地電位Ｖｓｓレベル方向にディスチャージされ始める。
そして、ＮＭＯＳ３４のゲート電極に接続されるカラム
ラインＣＬの電位レベルがＮＭＯＳ３４の閾値Ｖｔレベ
ルになると、ＮＭＯＳ３４はオフする。従って、カラム
ラインＣＬの電位レベルはＮＭＯＳ３４の閾値Ｖｔレベ
ルになる。
源電位Ｖｃｃレベルであり、ノードＮ３１の電位レベル
が電源電位Ｖｃｃレベルであり、ビットラインＢＬ上の
電位レベルが電源電位Ｖｃｃレベルであり、ビットライ
ンＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルである
ので、ＮＭＯＳ３２、３４はオンする。その結果、カラ
ムラインＣＬの電位レベルがＮＭＯＳ３１、ＮＭＯＳ３
２、ＮＭＯＳ３４を介して電源電位Ｖｃｃレベルから接
地電位Ｖｓｓレベル方向にディスチャージされ始める。
そして、ＮＭＯＳ３４のゲート電極に接続されるカラム
ラインＣＬの電位レベルがＮＭＯＳ３４の閾値Ｖｔレベ
ルになると、ＮＭＯＳ３４はオフする。従って、カラム
ラインＣＬの電位レベルはＮＭＯＳ３４の閾値Ｖｔレベ
ルになる。
【０２２８】このカラムラインＣＬの電位レベルは第４
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（閾値Ｖｔレベル）と期待値信号ＶＲの電位レベ
ルとを比較し、「ビットライン上に与えられたデータは
誤りである。」ことを示す判定結果「不良」を出力す
る。
のスイッチ手段ＳＷ４を介して判定回路１０４に与えら
れる。判定回路１０４はこのカラムラインＣＬ上の電位
レベル（閾値Ｖｔレベル）と期待値信号ＶＲの電位レベ
ルとを比較し、「ビットライン上に与えられたデータは
誤りである。」ことを示す判定結果「不良」を出力す
る。
【０２２９】読み出し動作に入る場合には、ＣＡＭ制御
信号φＭＥが接地電位Ｖｓｓレベルになり、リードデー
タバスＲＤ、ＲＤＢが図示しないプリチャージ手段によ
り電源電位Ｖｃｃレベルにプリチャージされ、読み出し
制御信号φＲＥが接地電位Ｖｓｓから電源電位Ｖｃｃに
遷移した後（ＮＭＯＳ２６がオンするのでノードＮ３１
は接地電位Ｖｓｓレベルになる）、選択されたカラムの
カラムラインＣＬが電源電位Ｖｃｃレベルになり（ＮＭ
ＯＳ３４、３５はオンする）、データがリードデータバ
スＲＤ、ＲＤＢに読み出される。
信号φＭＥが接地電位Ｖｓｓレベルになり、リードデー
タバスＲＤ、ＲＤＢが図示しないプリチャージ手段によ
り電源電位Ｖｃｃレベルにプリチャージされ、読み出し
制御信号φＲＥが接地電位Ｖｓｓから電源電位Ｖｃｃに
遷移した後（ＮＭＯＳ２６がオンするのでノードＮ３１
は接地電位Ｖｓｓレベルになる）、選択されたカラムの
カラムラインＣＬが電源電位Ｖｃｃレベルになり（ＮＭ
ＯＳ３４、３５はオンする）、データがリードデータバ
スＲＤ、ＲＤＢに読み出される。
【０２３０】すなわち、ビットライン対の内、ハイレベ
ルのデータ（データ”１”）が与えられたビットライン
ＢＬ（もしくはビットラインＢＬＢ）に接続するＮＭＯ
Ｓ３２（もしくはＮＭＯＳ３３）がオンするので、リー
ドデータバスＲＤ（もしくはリードデータバスＲＤＢ）
の電位レベルが変化する。一方、リードデータバスＲＤ
Ｂ（もしくはリードデータバスＲＤ）の電位レベルは変
化しない。このリードデータバスＲＤ、ＲＤＢの電位レ
ベルの差がデータの読み出しになる。
ルのデータ（データ”１”）が与えられたビットライン
ＢＬ（もしくはビットラインＢＬＢ）に接続するＮＭＯ
Ｓ３２（もしくはＮＭＯＳ３３）がオンするので、リー
ドデータバスＲＤ（もしくはリードデータバスＲＤＢ）
の電位レベルが変化する。一方、リードデータバスＲＤ
Ｂ（もしくはリードデータバスＲＤ）の電位レベルは変
化しない。このリードデータバスＲＤ、ＲＤＢの電位レ
ベルの差がデータの読み出しになる。
【０２３１】本実施の形態によれば、上述の第１３の実
施の形態の読み出し回路に比べ、さらに少ない素子数で
読み出し回路が実現できる。また、カラムラインの電位
レベルは電源電位レベルから閾値Ｖｔレベルまでしかデ
ィスチャージされない為、消費電力の低減が期待でき
る。
施の形態の読み出し回路に比べ、さらに少ない素子数で
読み出し回路が実現できる。また、カラムラインの電位
レベルは電源電位レベルから閾値Ｖｔレベルまでしかデ
ィスチャージされない為、消費電力の低減が期待でき
る。
【０２３２】次に、図３０を用いながら、第１５の実施
の形態が説明される。この実施の形態における構成及び
動作は基本的に上述の第１２の実施の形態の説明が参酌
される。
の形態が説明される。この実施の形態における構成及び
動作は基本的に上述の第１２の実施の形態の説明が参酌
される。
【０２３３】この実施の形態では、上述の第１２の実施
の形態における読み出し回路ＣＡＭ１ｋ及び読み出し回
路ＣＡＭ１ｋ−１がカラムラインＣＬｋに共通に接続さ
れている。
の形態における読み出し回路ＣＡＭ１ｋ及び読み出し回
路ＣＡＭ１ｋ−１がカラムラインＣＬｋに共通に接続さ
れている。
【０２３４】このような構成によれば、２つのセンスア
ンプグループＳＡＧｋ、ＳＡＧｋ−１の内、どちらか一
方、あるいは両方共に不良部位が存在する場合、上述の
第１２の実施の形態と同様にカラムライン上に電位の変
化が生じる。従って、２つの２つのセンスアンプグルー
プＳＡＧｋ、ＳＡＧｋ−１の正常または誤りの情報が１
つのカラムライン上に圧縮できる。すなわち、転送され
る情報が少なくなるので、テストの高速化がより図られ
る。
ンプグループＳＡＧｋ、ＳＡＧｋ−１の内、どちらか一
方、あるいは両方共に不良部位が存在する場合、上述の
第１２の実施の形態と同様にカラムライン上に電位の変
化が生じる。従って、２つの２つのセンスアンプグルー
プＳＡＧｋ、ＳＡＧｋ−１の正常または誤りの情報が１
つのカラムライン上に圧縮できる。すなわち、転送され
る情報が少なくなるので、テストの高速化がより図られ
る。
【０２３５】本発明は、例証的な実施形態を用いて説明
されたが、この説明は限定的な意味に受け取られてはな
らない。この例証的実施態様の様々な変更、並びに本発
明のその他の実施態様が当業者にはこの説明を参考にす
ることによって明らかになるであろう。従って、特許請
求の範囲はそれらのすべての変更または実施態様を本発
明の真の範囲に含むものとしてカバーするであろうと考
えられている。
されたが、この説明は限定的な意味に受け取られてはな
らない。この例証的実施態様の様々な変更、並びに本発
明のその他の実施態様が当業者にはこの説明を参考にす
ることによって明らかになるであろう。従って、特許請
求の範囲はそれらのすべての変更または実施態様を本発
明の真の範囲に含むものとしてカバーするであろうと考
えられている。
【０２３６】
【発明の効果】本発明の構成によれば、メモリセルの不
良部位が特定されるので、このテストが行われた後の工
程である冗長救済工程において予備のメモリセルと効率
的に置き換えられる。すなわち、冗長救済工程において
不良のメモリセルのみを予備のメモリセルに置き換える
ことができるので、予備のメモリセルの無駄な浪費が無
くなると共に、置き換えに要する時間も大幅に短くでき
る。
良部位が特定されるので、このテストが行われた後の工
程である冗長救済工程において予備のメモリセルと効率
的に置き換えられる。すなわち、冗長救済工程において
不良のメモリセルのみを予備のメモリセルに置き換える
ことができるので、予備のメモリセルの無駄な浪費が無
くなると共に、置き換えに要する時間も大幅に短くでき
る。
【０２３７】冗長救済工程には通常、多大な時間が必要
の為、このような構成による時間の短縮は、コストの低
減、製品供給までの期間の短縮等に繋がるので、半導体
分野において非常に大きな効果が期待できる。また、テ
スト手段は不良の部位を示すアドレスデータのみを記憶
できるような簡単な構成により実現可能なので、安価に
テスト手段を入手することができる。
の為、このような構成による時間の短縮は、コストの低
減、製品供給までの期間の短縮等に繋がるので、半導体
分野において非常に大きな効果が期待できる。また、テ
スト手段は不良の部位を示すアドレスデータのみを記憶
できるような簡単な構成により実現可能なので、安価に
テスト手段を入手することができる。
【０２３８】また、本発明の他の構成によれば、不良の
発生したメモリセルのアドレスのみが特定されて、連続
的にテスト手段へ出力されるので、以降の冗長救済工程
におけるテスト時間が大幅に短縮される。また、テスト
手段は不良の部位を示すアドレスデータのみを記憶でき
るような簡単な構成により実現可能なので、安価にテス
ト手段を入手することができる。
発生したメモリセルのアドレスのみが特定されて、連続
的にテスト手段へ出力されるので、以降の冗長救済工程
におけるテスト時間が大幅に短縮される。また、テスト
手段は不良の部位を示すアドレスデータのみを記憶でき
るような簡単な構成により実現可能なので、安価にテス
ト手段を入手することができる。
【０２３９】また、本発明の他の構成本によれば、ハン
ドシェイク制御回路が次段のハンドシェイク制御回路の
状態を検知して動作することができるので、ｍ発のクロ
ック信号を待つことなく、クロック信号に独立してアド
レスデータを転送することができる。従って、より高速
な動作が可能となる。
ドシェイク制御回路が次段のハンドシェイク制御回路の
状態を検知して動作することができるので、ｍ発のクロ
ック信号を待つことなく、クロック信号に独立してアド
レスデータを転送することができる。従って、より高速
な動作が可能となる。
【０２４０】また、本発明の他の構成によれば、ハンド
シェイク制御回路が次段のハンドシェイク制御回路の状
態を検知してデータを転送する為、データ”１”を示す
判定結果（すなわち、不良を示す判定結果）が少ない場
合、高速にデータを収集することができる。
シェイク制御回路が次段のハンドシェイク制御回路の状
態を検知してデータを転送する為、データ”１”を示す
判定結果（すなわち、不良を示す判定結果）が少ない場
合、高速にデータを収集することができる。
【０２４１】また、本発明の他の構成によれば、ハンド
シェイク制御回路における初期状態から動作時に移行す
る時のレベルの衝突がなく、さらに、トランスファーゲ
ートがデータ伝送経路にない為、高速で安定した動作が
期待できる。
シェイク制御回路における初期状態から動作時に移行す
る時のレベルの衝突がなく、さらに、トランスファーゲ
ートがデータ伝送経路にない為、高速で安定した動作が
期待できる。
【０２４２】また、本発明の他の構成によれば、ハンド
シェイク制御回路においてハイレベルまたはローレベル
の一方のレベルを利用する場合、ハンドシェイク制御回
路の素子数を減らすことが可能となり、かつ、トランス
ファーゲートがデータ伝送経路にない為、高速で安定し
た動作が期待できる。さらに、初期状態において主要な
伝送経路上の全てのノードのレベルが確定しているの
で、より安定な動作が期待できる。
シェイク制御回路においてハイレベルまたはローレベル
の一方のレベルを利用する場合、ハンドシェイク制御回
路の素子数を減らすことが可能となり、かつ、トランス
ファーゲートがデータ伝送経路にない為、高速で安定し
た動作が期待できる。さらに、初期状態において主要な
伝送経路上の全てのノードのレベルが確定しているの
で、より安定な動作が期待できる。
【０２４３】また、本発明の他の構成によれば、ターゲ
ットデバイスをテストする際に用いられるテストマネー
ジメントデバイスがターゲットデバイスを取り囲むスク
ライブラインの外側に配置されたので、ターゲットデバ
イスの回路サイズの制約を受けずに高機能なテストマネ
ージメントデバイスの設計が可能となる。このようにテ
ストマネージメントデバイスの設計の自由度が増すこと
により高機能なものも実現できるようになるので、回路
サイズの制約が非常に厳しいデバイスに対してもテスト
時間の短縮が図れることになる。さらに、テストマネー
ジメントデバイスのレイアウト設計がターゲットデバイ
スの設計と独立して行えるので、汎用性の高い設計が可
能となり、インターフェイス部のみ変更することにより
種々のデバイスに適用することが可能となる。
ットデバイスをテストする際に用いられるテストマネー
ジメントデバイスがターゲットデバイスを取り囲むスク
ライブラインの外側に配置されたので、ターゲットデバ
イスの回路サイズの制約を受けずに高機能なテストマネ
ージメントデバイスの設計が可能となる。このようにテ
ストマネージメントデバイスの設計の自由度が増すこと
により高機能なものも実現できるようになるので、回路
サイズの制約が非常に厳しいデバイスに対してもテスト
時間の短縮が図れることになる。さらに、テストマネー
ジメントデバイスのレイアウト設計がターゲットデバイ
スの設計と独立して行えるので、汎用性の高い設計が可
能となり、インターフェイス部のみ変更することにより
種々のデバイスに適用することが可能となる。
【０２４４】また、本発明の他の構成によれば、スクラ
イブライン領域ＳＬが後のスクライブ工程において切断
された後、メタル配線が露出することが無いため、優れ
た耐湿性が期待できる。また、スクライブ工程で発生す
る削りカスは、基板とほぼ同組成のポリシリコンまたは
ポリサイドであるので、その後の組み立て工程において
そのカスが周囲に与える影響を最小限にすることができ
る。
イブライン領域ＳＬが後のスクライブ工程において切断
された後、メタル配線が露出することが無いため、優れ
た耐湿性が期待できる。また、スクライブ工程で発生す
る削りカスは、基板とほぼ同組成のポリシリコンまたは
ポリサイドであるので、その後の組み立て工程において
そのカスが周囲に与える影響を最小限にすることができ
る。
【０２４５】また、本発明の他の構成によれば、回路内
の中央部に周辺回路領域を有する一般的なメモリＬＳＩ
において、テストマネージメントデバイスとメモリＬＳ
Ｉ内のインターフェイスとの接続が、接続手段を介して
最短の配線で可能となる。よって、多数のターゲットデ
バイスとテストマネージメントデバイスとの接続の為の
配線がターゲットデバイス内で引き回されることがな
い。さらに、テストマネージメントデバイスが分割され
て配置されているので、各マネージメントデバイスを並
行して動作させることも可能となり、さらなるテスト時
間の短縮が可能となる。
の中央部に周辺回路領域を有する一般的なメモリＬＳＩ
において、テストマネージメントデバイスとメモリＬＳ
Ｉ内のインターフェイスとの接続が、接続手段を介して
最短の配線で可能となる。よって、多数のターゲットデ
バイスとテストマネージメントデバイスとの接続の為の
配線がターゲットデバイス内で引き回されることがな
い。さらに、テストマネージメントデバイスが分割され
て配置されているので、各マネージメントデバイスを並
行して動作させることも可能となり、さらなるテスト時
間の短縮が可能となる。
【０２４６】また、本発明の他の構成によれば、第１乃
至第４のスイッチ手段を設けたことにより、従来は単な
るカラムの選択にしか用いられてなかったカラムライン
が、テスト動作時には、データが読み出されるラインと
して利用できるので、すなわち、通常動作時に用いられ
るカラムラインとデータが読み出されるラインとを共有
することができるので、従来、不良データの発生した部
位の特定に必要であると考えられていた非常に複雑で大
規模な構成と同等の機能を有する構成が非常に簡単で小
規模の構成で実現される。
至第４のスイッチ手段を設けたことにより、従来は単な
るカラムの選択にしか用いられてなかったカラムライン
が、テスト動作時には、データが読み出されるラインと
して利用できるので、すなわち、通常動作時に用いられ
るカラムラインとデータが読み出されるラインとを共有
することができるので、従来、不良データの発生した部
位の特定に必要であると考えられていた非常に複雑で大
規模な構成と同等の機能を有する構成が非常に簡単で小
規模の構成で実現される。
【０２４７】また、本発明の他の構成によれば、１段の
トランジスタによりカラムラインのレベルを変化差せる
ことが可能となるため、より高速な動作が可能となる。
また、変化させるカラムラインの電位レベルを接地電位
レベルから電源電位レベル未満の間の任意のレベルに設
定することにより、小振幅で情報を転送することが可能
となり、結果的に高速動作が可能となる。
トランジスタによりカラムラインのレベルを変化差せる
ことが可能となるため、より高速な動作が可能となる。
また、変化させるカラムラインの電位レベルを接地電位
レベルから電源電位レベル未満の間の任意のレベルに設
定することにより、小振幅で情報を転送することが可能
となり、結果的に高速動作が可能となる。
【０２４８】また、本発明の他の構成によれば、少ない
素子数で読み出し回路が実現できる。また、カラムライ
ンの電位レベルは電源電位レベルから閾値Ｖｔレベルま
でしかディスチャージされない為、消費電力の低減が期
待できる。
素子数で読み出し回路が実現できる。また、カラムライ
ンの電位レベルは電源電位レベルから閾値Ｖｔレベルま
でしかディスチャージされない為、消費電力の低減が期
待できる。
【図１】第１の実施の形態を示す回路ブロック図であ
る。
る。
【図２】第２の実施の形態を示す部分回路ブロック図で
ある。
ある。
【図３】第３の実施の形態を示す部分回路ブロック図で
ある。
ある。
【図４】第３の実施の形態を詳細に示す部分回路ブロッ
ク図である。
ク図である。
【図５】第４の実施の形態を示す部分回路ブロック図で
ある。
ある。
【図６】第４の実施の形態の部分構成を詳細に示す回路
ブロック図である。
ブロック図である。
【図７】第５の実施の形態を示す回路ブロック図であ
る。
る。
【図８】第５の実施の形態におけるＣエレメント回路を
示す回路図である。
示す回路図である。
【図９】第５の実施の形態の他の例を示す回路ブロック
図である。
図である。
【図１０】第５の実施の形態の他の例におけるＣエレメ
ント回路の回路図である。
ント回路の回路図である。
【図１１】第５の実施の形態の他の例を示す回路ブロッ
ク図である。
ク図である。
【図１２】第５の実施の形態の他の例におけるＣエレメ
ント回路の回路図である。
ント回路の回路図である。
【図１３】第６の実施の形態を示す部分レイアウト図で
ある。
ある。
【図１４】第６の実施の形態を示す部分回路ブロック図
である。
である。
【図１５】第６の実施の形態を詳細に示す回路ブロック
図である。
図である。
【図１６】第６の実施の形態における動作を示す部分タ
イミングチャートである。
イミングチャートである。
【図１７】第７の実施の形態を示す部分レイアウト図で
ある。
ある。
【図１８】第８の実施の形態を示す部分断面図である。
【図１９】第９の実施の形態を示す部分回路レイアウト
図である。
図である。
【図２０】第１０の実施の形態を示す部分回路レイアウ
ト図である。
ト図である。
【図２１】第１０の実施の形態を詳細に示す回路ブロッ
ク図である。
ク図である。
【図２２】第１１の実施の形態を示す部分レイアウト図
（前処理工程）である。
（前処理工程）である。
【図２３】第１１の実施の形態を示す部分レイアウト図
（ウェハテスト工程）である。
（ウェハテスト工程）である。
【図２４】第１１の実施の形態を示す部分レイアウト図
（スクライブ工程）である。
（スクライブ工程）である。
【図２５】第１１の実施の形態を示す工程図（分類処理
工程）である。
工程）である。
【図２６】第１２の実施の形態を示す部分回路ブロック
図である。
図である。
【図２７】第１２の実施の形態における判定回路を示す
回路図である。
回路図である。
【図２８】第１３の実施の形態を示す部分回路ブロック
図である。
図である。
【図２９】第１４の実施の形態を示す部分回路ブロック
図である。
図である。
【図３０】第１５の実施の形態を示す部分回路ブロック
図である。
図である。
１０１ テスト手段 １０２ テストパターンジェネレータ １０３ 半導体記憶回路 １０４ 判定部 １０５ 変換部 ＨＳ ハンドシェイク回路 ＤＵＴ ターゲットデバイス ＴＭＵ テストマネージメントデバイス ＲＥＦＧ リファレンス信号発生回路 ＣＡＭ 読み出し回路 ＷＣ 書き込み回路 ＣＬ カラムライン ＢＬ ビットライン ＷＬ ワードライン ＭＣ メモリセル ＳＡ センスアンプ ＳＷ スイッチ手段 ＰＰＣ プリチャージ回路 ＳＡＵ センスアンプユニット ＳＡＧ センスアンプグループ
Claims (22)
- 【請求項１】 外部のテスト手段と組み合わせて、その
動作がテストされる半導体記憶回路を備えた半導体装置
において、 前記半導体装置は、前記テスト手段からの命令に応答し
てテストの種類を示すテストパターン及びそのテストパ
ターンにより得られると予想される期待値を生成するテ
ストパターンジェネレータと、行と列のマトリクス状に
配置され、それぞれデータを記憶する複数のメモリセル
を備えた前記半導体記憶回路であって、前記テストパタ
ーンに基づいて動作し、前記各メモリセル内のデータを
前記列毎に出力する前記半導体記憶回路と、前記出力さ
れたデータと前記期待値とを比較し、その比較結果を出
力する判定部と、その比較結果をアドレスデータに変換
して前記テスト手段に出力する変換部とを備えたことを
特徴とする半導体装置。 - 【請求項２】 前記半導体記憶回路は、前記メモリセル
のデータが出力されるビット線と、前記ビット線上に出
力されたデータを増幅するセンスアンプと、前記ビット
線とデータバスとの間に接続されたカラムスイッチとを
備え、前記センスアンプ及び前記カラムスイッチは前記
列の方向に配置されたカラム線より与えられるカラム信
号により制御されることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記判定部は前記列毎に対応する複数の
判定回路から構成され、前記変換部は前記複数の判定回
路に対応して設けられた複数のフラグ回路及びこのフラ
グ回路に対応して設けられた複数の変換回路により構成
され、前記各フラグ回路は対応する前記判定回路から出
力された前記比較結果が正常の場合、第１の状態にな
り、前記比較結果が異常の場合、第２の状態になり、前
記各変換回路は前記フラグ回路が前記第２の状態の場
合、異常を示すデータの出力されたメモリセルのアドレ
スを格納した後、前記テスト手段に該アドレスを出力す
ることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記変換部はさらに複数のバッファ回路
を備え、前記変換回路から出力されたアドレスを順次、
各バッファ回路に格納した後、格納された複数のアドレ
スを連続して前記テスト手段に出力することを特徴とす
る請求項３記載の半導体装置。 - 【請求項５】 前記判定部は前記列毎に対応する複数の
判定回路から構成され、前記変換部は前記複数の判定回
路に対応して設けられ、連続的に接続される複数の変換
回路及び各変換回路に対応して設けられた複数のハンド
シェイク回路により構成され、前記各変換回路は対応す
る前記判定回路から出力された前記比較結果が異常の場
合、異常を示すデータの出力されたメモリセルのアドレ
スを格納し、前記各ハンドシェイク回路は次段のハンド
シェイク回路の状態を検知して、その次段のハンドシェ
イク回路が第１の状態にある場合、対応する変換回路に
格納された前記異常を示すデータの出力されたメモリセ
ルのアドレスを次段の変換回路に出力し、前記次段のハ
ンドシェイク回路が第２の状態にある場合、対応する変
換回路に格納された前記異常を示すデータの出力された
メモリセルのアドレスを保持することを特徴とする請求
項１記載の半導体装置。 - 【請求項６】 前記ハンドシェイク制御回路は、第１の
制御信号が入力に与えられる第１のインバータと、前記
判定回路に接続される第１の入力端子入力端子と第１の
ノードとの間に接続される第１のトランスファーゲート
回路であって、このトランスファーゲート回路は第１の
Ｎチャンネル型ＭＯＳトランジスタと第１のＰチャンネ
ル型ＭＯＳトランジスタから成り、前記第１のＮチャン
ネル型ＭＯＳトランジスタのゲート電極に前記第１の制
御信号が与えられ、前記第１のＰチャンネル型ＭＯＳト
ランジスタのゲート電極が前記第１のインバータ回路の
出力に接続される前記第１のトランスファーゲート回路
と、第２の入力端子と前記第１のノードとの間に接続さ
れる第２のトランスファーゲート回路であって、この第
２のトランスファーゲート回路は第２のＮチャンネル型
ＭＯＳトランジスタと第２のＰチャンネル型ＭＯＳトラ
ンジスタから成り、この第２のＰチャンネル型ＭＯＳト
ランジスタのゲート電極に前記第１の制御信号が与えら
れ、第２のＮチャンネル型ＭＯＳトランジスタのゲート
電極が前記第１のインバータ回路の出力に接続される前
記第２のトランスファーゲート回路と、前記第１のノー
ドにドレイン電極が接続され、ソース電極に接地電位に
が与えられ、ゲート電極に初期化信号が与えられる第３
のＮチャンネル型ＭＯＳトランジスタと、α端子が前記
第１のノードに接続され、β端子が第３の入力端子に接
続され、γ端子が第２のノードに接続された第１のＣエ
レメント回路と、α端子が前記第２のノードに接続さ
れ、β端子が第３の入力端子に接続され、γ端子が第１
の出力端子に接続された第２のＣエレメント回路と、前
記第２のノードにドレイン電極が接続され、ソース電極
に接地電位が与えられ、ゲート電極に前記初期化信号が
与えられる第４のＮチャンネル型ＭＯＳトランジスタ
と、前記第１のノードに接続される第２の出力端子と、
前記第２のノードに接続される第３の出力端子とから構
成されることを特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記第１及び第２のＣエレメント回路
は、電源電位と第３のノードとの間に直列に接続されて
いる第３及び第４のＰチャンネル型ＭＯＳトランジスタ
と、前記第３のノードと前記接地電位との間に直列に接
続されている第５及び第６のＮチャンネル型ＭＯＳトラ
ンジスタと、前記第３のノードと前記γ端子との間に接
続される第２のインバータと、前記第３のＰチャンネル
型ＭＯＳトランジスタ及び前記第６のＮチャンネル型Ｍ
ＯＳトランジスタのゲート電極とβ端子との間に接続さ
れる第３のインバータとを有し、前記第２のＰチャンネ
ル型ＭＯＳトランジスタ及び前記第５のＮチャンネル型
ＭＯＳトランジスタのゲート電極にはα端子が接続され
ることを特徴とする請求項６記載の半導体装置。 - 【請求項８】 前記ハンドシェイク制御回路は、第１の
制御信号が入力に与えられる第１のインバータと、前記
判定回路に接続される第１の入力端子と第２の入力端子
との間に接続される第１のトランスファーゲート回路で
あって、この第１のトランスファーゲート回路は第１の
Ｎチャンネル型ＭＯＳトランジスタと第１のＰチャンネ
ル型ＭＯＳトランジスタから成り、前記第１のＮチャン
ネル型ＭＯＳトランジスタのゲート電極に第１の制御信
号が与えられ、前記第１のＰチャンネル型ＭＯＳトラン
ジスタのゲート電極が前記第１のインバータの出力に接
続される前記第１のトランスファーゲート回路と、ドレ
イン電極が前記第２の入力端子に接続され、ソース電極
が電源電位に接続され、ゲート電極に初期化信号φが与
えられる第２のＰチャンネル型ＭＯＳトランジスタと、
入力が前記第２の入力端子ノに接続され出力が第１のノ
ードに接続されている第２のインバータと、α端子が前
記第１のノードに接続され、β端子が第３の入力端子に
接続され、γ端子が第２のノードに接続され、σ端子に
前記第１の制御信号が与えられ、η端子が前記第１のイ
ンバータの出力に接続された第１のＣエレメント回路
と、入力が前記第２のノードに接続され出力が第３のノ
ードに接続されている第３のインバータと、α端子が前
記第３のノードに接続され、β端子が第４の入力端子に
接続され、γ端子が第１の出力端子に接続され、σ端子
に前記第１の制御信号が与えられ、η端子がノ前記第１
のインバータの出力ードに接続された第１のＣエレメン
ト回路と、前記第２のノードにドレイン電極が接続さ
れ、ソース電極が前記電源電位に接続され、ゲート電極
に前記初期化信号が与えられる第３のＰチャンネル型Ｍ
ＯＳトランジスタとから構成されることを特徴とする請
求項５記載の半導体装置。 - 【請求項９】 前記第１及び第２のＣエレメント回路
は、前記電源電位と第３のノードとの間に直列に接続さ
れている第４乃至第６Ｐチャンネル型ＭＯＳトランジス
タと、前記第３のノードと接地電位との間に直列に接続
されている第２乃至第４のＮチャンネル型ＭＯＳトラン
ジスタと、前記第５のＰチャンネル型ＭＯＳトランジス
タ及び前記第３のＮチャンネル型ＭＯＳトランジスタの
ゲート電極と前記β端子との間に接続される第４のイン
バータとを有し、前記第６のＰチャンネル型ＭＯＳトラ
ンジスタ及び前記第２のＮチャンネル型ＭＯＳトランジ
スタのゲート電極には前記α端子が接続され、前記第４
のＰチャンネル型ＭＯＳトランジスタのゲート電極には
前記σ端子が接続され、前記第４のＮチャンネル型ＭＯ
Ｓトランジスタのゲート電極には前記η端子が接続され
ることを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記ハンドシェイク制御回路は、第１
の制御信号が入力に与えられる第１のインバータと、前
記判定回路に接続される第１の入力端子と第２の入力端
子との間に接続される第１のトランスファーゲート回路
であって、この第１のトランスファーゲート回路は第１
のＮチャンネル型ＭＯＳトランジスタと第１のＰチャン
ネル型ＭＯＳトランジスタから成り、前記第１のＮチャ
ンネル型ＭＯＳトランジスタのゲート電極に前記第１の
制御信号が与えられ、前記第１のＰチャンネル型ＭＯＳ
トランジスタのゲート電極が前記第１のインバータ回路
の出力に接続される前記第１のトランスファーゲート回
路と、ドレイン電極が第２の入力端子に接続され、ソー
ス電極が電源電位に接続され、ゲート電極に初期化信号
が与えられる第２のＰチャンネル型ＭＯＳと、入力が前
記第２の入力端子に接続され出力が第１のノードに接続
されている第２のインバータと、α端子が前記第１のノ
ードに接続され、β端子が第３の入力端子に接続され、
γ端子が第２のノードに接続され、η端子が前記第１の
インバータの出力に接続された第１のＣエレメント回路
と、入力が前記第２のノードに接続され出力が第３のノ
ードに接続されている第２のインバータと、α端子が前
記第３のノードに接続され、β端子が第３の入力端子に
接続され、γ端子が第１の出力端子に接続され、η端子
が前記第１のインバータの出力に接続されたＣエレメン
ト回路と、前記第２のノードにドレイン電極が接続さ
れ、ソース電極が前記電源電位に接続され、ゲート電極
に前記初期化信号が与えられる第３のＰチャンネル型Ｍ
ＯＳトランジスタとから構成されることを特徴とする請
求項５記載の半導体装置。 - 【請求項１１】 前記第１及び第２のＣエレメント回路
は、前記電源電位と第３のノードとの間に直列に接続さ
れている第４及び第５のＰチャンネル型ＭＯＳトランジ
スタと、前記第３のノードと接地電位との間に直列に接
続されている第２乃至第４のＮチャンネル型ＭＯＳトラ
ンジスタと、前記第１のＰチャンネル型ＭＯＳトランジ
スタ及び前記第３のＮチャンネル型ＭＯＳトランジスタ
のゲート電極と前記β端子との間に接続される第４のイ
ンバータとを有し、前記第４のＰチャンネル型ＭＯＳト
ランジスタ及び前記第２のＮチャンネル型ＭＯＳトラン
ジスタのゲート電極には前記α端子が接続され、前記第
４のＮチャンネル型ＭＯＳトランジスタのゲート電極に
は前記η端子が接続されることを特徴とする請求項１０
記載の半導体装置。 - 【請求項１２】 半導体ウェハ上に形成された前記半導
体装置であって、前記半導体記憶回路が形成された半導
体記憶回路領域と前記テストパターンジェネレータ、前
記判定部及び前記変換部が形成されたテストマネジメン
ト領域とは切断予定領域であるスクライブラインにより
分離され、かつ前記半導体記憶回路と前記テストパター
ンジェネレータ及び前記判定部とはスクライブライン上
を介して形成された複数の導体層を含む接続手段により
接続されることを特徴とする請求項１記載の半導体装
置。 - 【請求項１３】 前記接続手段の導体層は、前記スクラ
イブラインから離間した部位で前記半導体記憶回路、前
記テストパターンジェネレータ及び前記判定部の配線層
とそれぞれコンタクト手段を介して接続され、前記コン
タクト手段は前記スクライブライン側に露出しないよう
絶縁膜により被覆されていることを特徴とする請求項１
２記載の半導体装置。 - 【請求項１４】 前記テストマネージメント領域は第１
のテストマネージメント領域及び第２のテストマネージ
メント領域に分割され、かつ、前記半導体記憶回路領域
を介して対向して配置されることを特徴とする請求項１
３記載の半導体装置。 - 【請求項１５】 半導体ウェハ上に形成された前記半導
体装置は、前記半導体記憶回路が形成された半導体記憶
回路領域と前記テストパターンジェネレータ、前記判定
部及び前記変換部が形成されたテストマネジメント領域
とを備え、このテストマネジメント領域は、半導体記憶
回路領域を囲み、切断予定領域であるスクライブライン
上に配置され、かつ前記半導体記憶回路と前記テストパ
ターンジェネレータ及び前記判定部とはスクライブライ
ン上を介して形成された複数の導体層を含む接続手段に
より接続されることを特徴とする請求項１記載の半導体
装置。 - 【請求項１６】 前記半導体記憶回路は、前記メモリセ
ルに接続されたビット線と、前記ビット線上の電位変化
に応じてカラム線上の電位を変化させる読み出し回路
と、前記カラム線の一端に第１のスイッチ手段を介して
接続された列デコーダと、前記カラム線の他端に第２の
スイッチ手段を介して接続された前記判定回路とを備
え、テスト動作時には、前記第１のスイッチ手段が非導
通となり、前記第２のスイッチ手段が導通となり、前記
読み出し回路は前記カラム線上の電位を変化させ、この
カラム線上の電位と前記期待値とが前記判定回路により
比較されることを特徴とする請求項１記載の半導体装
置。 - 【請求項１７】 前記半導体装置は前記カラム線に電源
電位を与えるプリチャージ回路を備え、前記読み出し回
路は前記カラム線にドレイン電極が接続され、ソース電
極に前記電源電位より所定電位だけ低い電位を有する第
１の制御信号が与えられ、ゲート電極が第１のノードに
接続された第１のＮチャンネル型ＭＯＳトランジスタ
と、ドレイン電極が第２のノードに接続され、ソース電
極が前記第１のノードに接続され、前記ビット線の対の
内の一方のビット線にゲート電極が接続された第２のＮ
チャンネル型ＭＯＳトランジスタと、ドレイン電極が第
３のードに接続され、ソース電極が前記第１のノードに
接続され、前記他方のビット線にゲート電極が接続され
た第３のＮチャンネル型ＭＯＳトランジスタと、ドレイ
ン電極が前記電源電位または前記接地電位の内の一方の
電位を有する第１のリードデータバスに接続され、ソー
ス電極が前記第２のノードに接続され、ゲート電極が前
記カラム線に接続された第４のＮチャンネル型ＭＯＳト
ランジスタと、ドレイン電極が前記電源電位または前記
接地電位の内の他方の電位を有する第２のリードデータ
バスに接続され接続され、ソース電極が前記第３のノー
ドに接続され、ゲート電極が前記カラム線に接続された
第５のＮチャンネル型ＭＯＳトランジスタと、ドレイン
電極が前記第１のノードに接続され、ソース電極が接地
電位に接続され、ゲート電極に第２の制御信号が与えら
れる第５のＮチャンネル型ＭＯＳトランジスタと、前記
第１のノードを前記電源電位を与えるプリチャージ回路
により構成されることを特徴とする請求項１６記載の半
導体装置。 - 【請求項１８】 前記半導体装置は前記カラム線に電源
電位を与えるプリチャージ回路を備え、前記読み出し回
路は、前記カラム線にドレイン電極が接続され、ソース
電極が第１のノードに接続され、ゲート電極に前記電源
電位より高い電位を有する第１の制御信号が与えられる
第１のＮチャンネル型ＭＯＳトランジスタと、ドレイン
電極が第２のノードに接続され、ソース電極が前記第１
のノードに接続され、前記ビット線の対の内の一方のビ
ット線にゲート電極が接続された第２のＮチャンネル型
ＭＯＳトランジスタと、ドレイン電極が第３のノードに
接続され、ソース電極がノ前記第１のノードに接続さ
れ、前記ビット線の対の内の他方のビット線にゲート電
極が接続された第３のＮチャンネル型ＭＯＳトランジス
タと、ドレイン電極が前記電源電位または接地電位の内
の一方の電位を有する第１のリードデータバスに接続さ
れ、ソース電極が前記第２のノードに接続され、ゲート
電極が前記カラム線に接続された第４のＮチャンネル型
ＭＯＳトランジスタと、ドレイン電極が前記電源電位ま
たは前記接地電位の内の他方の電位を有する第２のリー
ドデータバスに接続され接続され、ソース電極が前記第
３のノードに接続され、ゲート電極が前記カラム線に接
続された第５のＮチャンネル型ＭＯＳトランジスタと、
ドレイン電極が前記第１のノードに接続され、ソース電
極が接地電位に接続され、ドレイン電極が前記第１のノ
ードに接続され、ソース電極が前記接地電位に接続さ
れ、ゲート電極に第２の制御信号が与えられる第６のＮ
チャンネル型ＭＯＳトランジスタとから構成されること
を特徴とする請求項１６記載の半導体装置。 - 【請求項１９】 各々データが格納され、行及び列方向
にマトリクス状に配置された複数のメモリセルと、それ
らのメモリセルにそれぞれ接続された複数のビット線
と、行方向に配置された複数のワード線、列方向に配置
された複数のカラム線と、前記複数のワード線と前記複
数のカラム線とにより前記複数のメモリセルの中から所
望のメモリセルを選択し、この選択されたメモリセルに
格納されたデータが与えられるリードバスとを備えた半
導体記憶回路の読み出し回路において、 前記半導体記憶回路をテストするテストモードになる
と、前記選択されたメモリセルのデータが与えられる前
記ビット線の電位と前記第１の電位に設定された前記リ
ードバスとの電位とを比較して、その比較結果に基づい
て所定電位に設定されている前記カラム線の電位を変化
させることを特徴とする半導体記憶回路の読み出し回
路。 - 【請求項２０】 前記読み出し回路は前記カラム線にド
レイン電極が接続され、ソース電極に前記第１の電位よ
り所定電位だけ低い電位を有する第１の制御信号が与え
られ、ゲート電極が第１のノードに接続された第１のＮ
チャンネル型ＭＯＳトランジスタと、ドレイン電極が第
２のノードに接続され、ソース電極が前記第１のノード
に接続され、前記ビット線にゲート電極が接続された第
２のＮチャンネル型ＭＯＳトランジスタと、ドレイン電
極が前記リードバスに接続され、ソース電極が前記第２
のノードに接続され、ゲート電極が前記カラム線に接続
された第３のＮチャンネル型ＭＯＳトランジスタと、ド
レイン電極が前記第１のノードに接続され、ソース電極
が接地電位に接続され、ゲート電極に第２の制御信号が
与えられる第５のＮチャンネル型ＭＯＳトランジスタと
から構成されていることを特徴とする請求項１９記載の
半導体記憶回路の読み出し回路。 - 【請求項２１】 前記読み出し回路は、前記カラム線に
ドレイン電極が接続され、ソース電極が第１のノードに
接続され、ゲート電極に前記第１の電位より高い電位を
有する第１の制御信号が与えられる第１のＮチャンネル
型ＭＯＳトランジスタと、ドレイン電極が第２のノード
に接続され、ソース電極が前記第１のノードに接続さ
れ、前記ビット線にゲート電極が接続された第２のＮチ
ャンネル型ＭＯＳトランジスタと、ドレイン電極が前記
リードバスに接続され、ソース電極が前記第２のノード
に接続され、ゲート電極が前記カラム線に接続された第
３のＮチャンネル型ＭＯＳトランジスタと、ドレイン電
極が前記第１のノードに接続され、ソース電極が接地電
位に接続され、ドレイン電極が前記第１のノードに接続
され、ソース電極が前記接地電位に接続され、ゲート電
極に第２の制御信号が与えられる第４のＮチャンネル型
ＭＯＳトランジスタとから構成されている構成されてい
ることを特徴とする請求項１９記載の半導体記憶回路の
読み出し回路。 - 【請求項２２】 各々データが格納され、行及び列方向
にマトリクス状に配置された複数のメモリセルと、それ
らのメモリセルにそれぞれ接続された複数のビット線
と、行方向に配置された複数のワード線、列方向に配置
された複数のカラム線と、前記複数のワード線と前記複
数のカラム線とにより前記複数のメモリセルの中から所
望のメモリセルを選択し、この選択されたメモリセルに
格納されたデータが与えられるリードバスとを備えた半
導体記憶回路のテスト方法において、 前記半導体記憶回路をテストするテストモードになる
と、前記複数のカラム線を所定電位に設定し、前記選択
されたメモリセルのデータが与えられる前記ビット線の
電位と前記第１の電位に設定された前記リードバスとの
電位とを比較して、その比較結果に基づいて前記カラム
線の電位を変化させることを特徴とする半導体記憶回路
のテスト方法。
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