JPH0468787B2

JPH0468787B2 -

Info

Publication number: JPH0468787B2
Application number: JP57183031A
Authority: JP
Inventors: Furaishaa Ururitsuhi; Kontsueruman Geruharuto
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1981-10-22
Filing date: 1982-10-20
Publication date: 1992-11-04
Also published as: JPS5879753A

Description

【発明の詳細な説明】産業上の利用分野本発明は、少なくとも１つのバーテイカル・ア
ツプワード増幅ゲート・トランジスタと、該ゲー
ト・トランジスタから空間的に分離された少なく
とも１つのラテラル電流源トランジスタとを有
し、該電流源トランジスタが、前記ゲート・トラ
ンジスタとは逆の導電形であり、かつ該ゲート・
トランジスタのベースと接続された少なくとも１
つのコレクタを備えているバイポーラ集積化イン
バース・トランジスタ・ロジツク回路に関する。

この場合、ラテラル電流源トランジスタが、半
導体結晶の中で、ゲート・トランジスタに対して
電気的に絶縁されて配置されており、さらにゲー
ト・トランジスタの全電流増幅率がゲート電流増
幅率として利用されるように、ゲート基準電位と
して働くゲート・トランジスタのエミツタ電位に
対して、ラテラル電流源トランジスタのベース電
位が可変であるように構成されている。

“Fairchild Iournal of Semiconductor
Progress”第８巻第２号（1980年３／４月）に
より、この種のインバース・トランジスタ・ロジ
ツク回路（以下ITLと略する）は公知である。こ
の回路では、ラテラル電流源トランジスタのベー
スと、ゲート・トランジスタのエミツタとに同じ
電位（接地電位）が加えられている。そのため
に、通常のI₂Lと同じように、ゲートの作動の際
にインジエクタ部分（この場合は別個のラテラ
ル・トランジスタ）が必ず飽和状態に達し、ゲー
ト特性に悪影響を及ぼす。またインジエクタ部分
と増幅トランジスタとは、局所的に常に分離され
ているが、それは素子の占有面積を増大させるの
で、常にマージド・トランジスタ・ロジツク回路
（merged transistor Logic）の本質的な欠点と
考えられてきた。従つて、“インジエクシヨン・
ロジツク回路”という名称は既に使用されなくな
つている。なぜなら、増幅トランジスタのベース
に直接注入される制御電流は、それ自体としては
存在していないからである。このインジエクシヨ
ン制御電流は、電流源トランジスタの素子として
存在する別個のラテラル・コレクタから取出さ
れ、金属の導電接続路を介して増幅トランジスタ
に供給される制御電流に置換えられている。

発明の構成および利点これに対して特許請求の範囲第１項に記載のバ
イポーラ集積化インバース・トランジスタ・ロジ
ツク回路の場合、ラテラル電流源トランジスタが
別のコレクタを有しており、該コレクタは、入力
側に基準電流が供給されているカレント・ミラー
回路の出力側と接続されており、さらに前記ラテ
ラル電流源トランジスタの別のコレクタは、当該
ラテラル電流源トランジスタのベースとも接続さ
れている。

上記の構成を備えた、本発明によるバイポーラ
集積化インバース・トランジスタ・ロジツク回路
は、バーテイカル・アツプワード増幅ゲート・ト
ランジスタのための動作電流を高い精度で供給す
ることができる、という利点を有する。集積回路
に多数のゲートトランジスタが設けられている場
合、すべてのゲートトランジスタ全体に対して高
い精度で均等に動作電流が供給される。

さらに本発明によるバイポーラ集積化インバー
ス・トランジスタ・ロジツク回路は、ラテラル電
流源トランジスタのベース電位を自由に選択でき
る。また、ラテラル電流源トランジスタのベース
電位は、ゲートが導通している時にこのトランジ
スタが飽和動作しないように調整される。したが
つて、バーテイカル・アツプワード増幅ゲート・
トランジスタの全増幅率を、ゲート電流増幅率と
して利用することができる。ラテラル電流源トラ
ンジスタがpnp形で、ゲート・トランジスタが
npn形であれば、電流源トランジスタのベース電
位を、ゲート・トランジスタのエミツタ電位より
も高くしなければならない。逆に、ラテラル電流
源トランジスタがnpn形でゲート・トランジスタ
がpnp形であれば、ラテラル電流源トランジスタ
のベース電位を、ゲート・トランジスタのエミツ
タ電位より低くしなければならない。例えば特許
請求の範囲第９項記載の構成によれば、複数のゲ
ート・トランジスタが存在する場合、複数コレク
タを有する唯一つの電流源トランジスタにより、
ゲート・トランジスタに動作電流を供給すること
ができる。その際電流源トランジスタは、あらゆ
る実際的な動作条件の下で、すべてのゲート・ト
ランジスタに、ほぼ等しい動作電流を供給する。
この時、、電流源トランジスタの複数コレクタに
加えられる飽和電位はゲート基準電位に比べて高
いので、ゲート・トランジスタに対する開放電圧
が常に得られる。

特許請求の範囲第２項〜第９項に記載の構成に
より、さらに種々の利点が得られる。

次に本発明によるバイポーラ集積化インバー
ス・トランジスタ・ロジツク回路の実施例を、図
面を参照しながら詳細に説明する。

実施例の説明第１ａ図および第１ｂ図は、通常の“アナロ
グ・デジタル・モノリシツク混成IC技術”によ
る構造の部分図を簡略化して示している。分り易
くするため各部の寸法は変えてある。第１ａ図は
構造の平面図、第１ｂ図はその断面図である。ま
た第１ｃ図は第１ａ図および第１ｂ図に示した構
造の等価回路図を示し、第１ｃ図ａはI²Lゲート、
第１ｃ図ｂはバイポーラ・バーテイカル・トラン
ジスタ（ここではnpn形）の等価回路図を示す。

ここで“アナログ・デジタル・モノリシツク混
成IC技術”（以下混成IC技術と称する）とは、同
じチツプ上に、主としてアナログ回路に適したバ
イポーラ素子（ここでは、npn形バーテイカル・
トランジスタ）とデジタル回路用I²Lゲートない
しI³Lゲートとをモノリツク集積化して同時に設
けることを言う。通常混成IC技術においては、
アナログ素子の特性に対する技術的に困難でかつ
面倒な要求を満足させる製作プロセスが採用され
ている。これに対し、デジタル・ゲートの特性に
対する要求に関しては、アナログ素子製作プロセ
スを、アナログ素子の特性に悪影響を与えない程
度に僅か変更してこれらの要件を満たすように努
力されてきた。この種の改良製作プロセスは、各
種文献に数多く提案され、公知である。しかし現
在において、そのいずれも技術的、経済的な重要
性をもつていない。LSI分野においては、純粋な
デジタル用途に対しては、I²L技術の重要性が高
まつてきた。なぜなら、LSIの分野にはアナログ
素子に対する強い要求がなく、I²L特性のみを高
めるために製作プロセスを最適化することが許さ
れるからである。

以下第１図を参照しながら、混成IC技術によ
る構成とその電気特性について説明する。

本発明は、ゲート電流の有効増幅率を大きく改
善することができる。本発明の別の利点は、ゲー
ト速度の増大と配線系の大幅な改善である。特に
配線系を改善したことにより、従来のI₂L、I₃L回
路の一般的欠点が克服され、自動設計装置の使用
が可能になつた。

第１ｂ図には典形的な混成IC技術構造の部分
断面図を示す。ｐ形サブストレート１の上には、
まず“埋込”n⁺領域２，３が被覆、拡散され、
次いで弱いｎ形ドープ層４がエピタキシヤル法に
よつて形成される。ｐ形サブストレート１と半導
体表面を電気接続するp⁺形拡散領域５によつて、
活性チツプ面からエピタキシの“島”が分離、形
成される。この場合、島を利用して、アナログ素
子部分（第１ａ図および第１ｂ図の右の部分）は
個別に存在し、I²LゲートないしI³Lゲートは（第
１ａ図および第１ｂ図の左の部分）一体となつて
存在している。n⁺形拡散領域６は、埋込層２，
３の半導体表面に対する電気接続を形成し、また
付加的にI²LないしI³L部分においてゲート素子相
互を電気的に遮蔽している。場合によつては、配
置上の理由から、I²LないしI³L部分でゲート素子
相互を遮蔽するために、n⁺形深部拡散領域６で
はなく、n⁺形浅部拡散領域９が使用されること
もある。ｐ形拡散領域７は、アナログ部分とI₂L
ないしI³L部分の両方で、電流増幅トランジスタ
のベース領域を形成している。デジタル部分に
は、同じ拡散工程でインジエクタ領域８も形成さ
れる。最後の拡散工程でn⁺形浅部拡散領域９が
形成される。このn⁺形領域９は、アナログ部分
ではバーテイカル・ダウンワードnpnトランジス
タのエミツタ領域を形成し、デジタル部分ではバ
ーテイカル・アツプワードnpnトランジスタのコ
レクタ領域（１つのベースに多数のコレクタが所
属している）を形成する。第１図では、個々の領
域を電気接続するための電極窓を黒く塗りつぶし
てある。図をわかりやすくするために、導電路は
示していない。

アナログ部分のバーテイカル・ダウンワード
npnトランジスタ（エミツタは９、ベースは７、
コレクタは４，３，６）が、構造上、良好な電流
増幅率（典型例で100〜200）を示すのに対し、デ
ジタル部分のバーテイカル・アツプワードnpnト
ランジスタ（エミツタ６，２，４、ベース７、コ
レクタ９）は中程度の電流増幅率（コレクタ当り
３〜10）を達成しているに過ぎない。（ただしこ
の場合は、２つのトランジスタに異なる好適なコ
レクタ電流を流しているものとする。）アツプワ
ード・トランジスタを、ラテラルpnpインジエク
シヨン・トランジスタ（エミツタ８、ベース４、
コレクタ７＝アツプワード・トランジスタのベー
ス）を介して制御しているために、この状況はさ
らに悪化する。第１ｃ図の左方に示すゲートの等
価回路図に示すように、アツプワード・トランジ
スタが導通制御されると、pnpインジエクシヨ
ン・トランジスタは飽和する。従つてインジエク
シヨン電流はベース電極Biおよび第２ゲート素
子の導通コレクタを介しては、外部に取出されな
い。つまり、アツプワード・トランジスタが、導
通状態を維持するため、その制御電流を必要とし
ている時に、インジエクシヨン・トランジスタの
飽和のためにこの制御電流は低減されるのであ
る。逆にアツプワード・トランジスタが阻止状態
にある時には、インジエクシヨン・トランジスタ
が飽和状態にないために、阻止状態のゲートに全
インジエクシヨン電流が負荷されるのである。

第２図には、ラテラル・インジエクシヨン・ト
ランジスタの出力特性曲線における２つの動作点
Ａ（インジエクシヨン・トランジスタ飽和、アツ
プワード・トランジスタ導通状態）およびＢ（イ
ンジエクシヨン・トランジスタ非飽和、アツプワ
ード・トランジスタ阻止状態）により、上述の関
係を示している。この関係は全ゲートの有効電流
増幅率に直接影響を与える。この電流増幅率が極
めて低いので、混成IC技術が使用できないこと
もよくある。従来の技術分野では、この問題に対
して、ウエハー製作プロセスを改善することによ
り解決しようとする試みられていた（例えばドイ
ツ連邦共和国特許出願公開第2835330号公報参
照）。

本発明は回路技術上の領域でこの問題に解決法
を提供する。

ゲートのスイツチング速度が最大の範囲では、
遅延時間はほぼ一定である。なぜならこの場合、
電流にほぼ比例する拡散容量がスイツチング特性
を決定してあるからである。混成IC技術では、
高抵抗のエミツタ領域４に少数キヤリヤが蓄積さ
れるために純デジタルI₂L技術により低抵抗のエ
ピタキシヤル領域にゲートを形成する場合より
も、この拡散容量が大きくなる。従つて混成IC
技術によるゲートは動作速度が極めて遅くなる。
以上を詳しく考察すれば、インジエクタ構造（ト
ランジスタ）の飽和、ベースのバルク抵抗および
インジエクタから離れた方向におけるインジエク
シヨン電流の減少などの影響を考慮に入れざるを
得ない。インジエクタ構造が飽和した場合、エピ
タキシヤル領域４に付加的に少数キヤリヤが蓄積
される。この少数キヤリヤは、空乏化フエーズで
部分的に空乏化されるが、そのことはゲートの遮
断時間を増大させる。しかもインジエクタが常に
電流を供給しているために（供給電流は空乏化フ
エーズでは増大する）、拡散容量のインジエクタ
に近い部分（第１ｂ図のC₁およびC₂）は空乏化
しにくい。

インジエクシヨン電流が多い（つまりスイツチ
ング速度が大きい）場合には、インジエクタ構造
を電流源と見なすことはできない。その低い電流
源電圧（ダイオード順方向電圧からダイオードの
順方向立上り電圧を引いた電圧）とベース・バル
ク抵抗は、拡散容量を抵抗によつて制限して付加
的に充電するために用いられる。従つて、電流源
の作動の際に、投入遅延時間を最短にすることが
できず、さらに通常のI²LないしI³L構造体では、
インジエクタから離れるにつれて順次インジエク
シヨン電流が減少するために、最も離れたコレク
タが最後に投入接続されることになる。このため
に生ずる付加的な遅延時間は、部分的にはかなり
大きく、また論理回路がクロツク制御される場合
には最大許容クロツク周波数を決定する。本発明
は、この欠点を除去し、軽減することができる。

第３図は、通常のI²LないしI³L回路のレイアウ
ト関係を示す平面略図である。電極窓は黒点で示
してある。ゲート構造のうち遮蔽用のn⁺深部拡
散領域６、インジエクタ領域８、およびアツプワ
ード・トランジスタ７のベース領域だけが輪郭線
で示されている。

インジエクタを結ぶ金属線路IL₁，IL₂は、電気
的な理由から、信号線路と交差させるのは困難で
ある。図から分る通り、インジエクタは列状に配
置され、その両側にはゲート領域がある。第３図
では、そのうちの領域GF₁，GF₂を例として図示
している。ゲート領域の間には比較的幅広の配線
領域VFが必要に応じて設けられる。

ゲート領域GF₂には、ゲート相互の配置関係が
示されている。各ゲートは電気的機能的な理由か
ら必要な寸法よりも長く構成されることが多い。
というのは、ゲート領域内の配線を容易にするた
めに、利用可能な接点場所の全部は使用できない
からである。それは主として、各ゲートのインジ
エクタ側の端部を、インジエクタ接続線と平行に
配置することから生じる。ゲート長が違うために
利用できない部分は、他の目的（例えば配線領域
VFの接続線の配設）にも使用できない。異なる
ゲート長を含めた電極の無い場所によつて、どの
位のチツプ面積が失われるかを理解するために、
ゲート領域GF₂に示すゲート部分のうち、電気的
に不可欠な部分の長さだけをゲート領域GF₁に図
示する。この図から分るように、ゲートの全配置
密度は最適だとは言い難い。しかし、I²Lないし
I³L技術では配線が比較的困難なために、このよ
うな配線密度になるのは避けられない。インジエ
クタ接続線路との交差が困難なために、またゲー
ト領域（ここから付加的な論理信号が供給され
る）の配線密度が高いために、他のLSI技術には
適合しないような配線をしなければならないので
ある。２層配線を使用しても、この問題は部分的
にしか解決されない。この場合にはゲート領域
GF₁に示すような配線形態を実現できるが、ゲー
ト長の相違に起因する間隙が消失するように、対
向するを噛み合わせて配置することはできない。
従つてこの間隙は埋められないまま残されるので
ある。

本発明による解決法は主として、電気的な特徴
と、幾何学的な特徴（つまりレイアウトに図示し
た各要素の配置方法である）を有している。これ
らの特徴により、電気的にも幾何学的にも極めて
有利な構成が実現される。

第１図に示す通常のI²LないしI³L構造によるイ
ンジエクシヨン・トランジスタ（エミツタ８、ベ
ース４、コレクタ７）の役割は、ゲート領域に存
在するすべてのアツプワード増幅ゲート・トラン
ジスタの各々に、できる限り等しい動作電流を供
給することである。従つてこのような機能は、定
電流源の特性によつて実現することができる。そ
の場合、定電流源はインジエクタ構造の形で、シ
リコン表面の占有面積を節約して、ゲートと共に
集積化される。この種の電流源の大きな電気的欠
点は上述した通りである。第１図に示したゲート
と一体化したラテラル・インジエクシヨン・トラ
ンジスタの代わりに、第５図に示すような、ゲー
トと電気的に分離されたラテラル・トランジスタ
４０を電流源として用いれば、電気的に上述の課
題により適合した電流源を得ることができる。そ
うすれば、この完全に分離されたトランジスタ４
０のベース電位は、通常のI²LないしI³L構造のよ
うにゲートの基準電位と一致させる必要はなく、
自由に選ぶことができる。この構成は
“Fairchild Journal of Semiconductor
Progress）第８巻、第２号に記載されている構
造とは本質的に異なつている。この文献記載の構
成では、インジエクタ構造はバーテイカル・アツ
プワード増幅ゲート・トランジスタとは、局部的
に完全に分離されている。しかし、本発明の構成
とは反対に、インジエクシヨン・トランジスタの
ベース電位はゲート基準電位と接続されたままで
ある。

ラテラル電流源トランジスタ４０のベース電位
を自由に選択できれば有利であるということは第
２図と第４ａ図〜第４ｊ図を見れば明らかであろ
う。第４ａ図から明らかなように、トランジスタ
４０のベース電位は、電圧源１０によつて基準電
位より十分に高くされている。従つてその他の点
では、この回路全体に対する電流供給の作動方法
と、通常のI²LないしI³L回路に対する電流供給の
作動方法とは異なつていない。その電気的な特性
は、第２図に示すラテラル電流源トランジスタの
出力特性曲線により明らかである。この図で阻止
ないし導通状態のゲートに対応する動作点は、点
A′ないしB′に改善されている（通常技術による
作用点ＡないしＢに対して）。ゲート導通状態で
動作する時でも電流源トランジスタ４０は飽和し
ていないので、ゲートの阻止状態と導通状態との
間の電流差は、無視し得るほど小さい。従つて、
バーテイカル・アツプワード・トランジスタ８０
の全電流増幅率を、ゲート電流増幅率として利用
することができる。通常の技術では、動作点Ｂに
おける電流を動作点Ａにおける電流で割つた商の
分だけ、ゲート電流増幅率は小さくなつていた。

本発明においては、通常の方法による全インジ
エクシヨン電流が、上述の方法による電流源４０
からの電流により置換えられる。配置上の理由か
ら、各動作電流に対してトランジスタ４０を完全
に分離する必要はないので、この電流源を、第６
図の領域SQに示すような、多数のコレクタを有
する公知のラテラル・トランジスタとして構成す
ることができる。従つて、各個別コレクタがそれ
ぞれ、１つのゲートに対する動作電流を供給す
る。

第４ａ図の電圧源１０は第４ｂ図に示すように
ダイオード１０３であつてよく、その場合はラテ
ラル・トランジスタの全ベース電流、および場合
によつては１つ以上の個別コレクタからの電流が
このダイオードを通して流れる。このダイオード
は、簡単な方法でゲート領域のインバータ１０１
から成つている。インバータ段１０１は、ベー
ス、コレクタ間の短絡（第５図）ないしベースと
複数コレクタ間の短絡（第４ｂ図、第４ｃ図、な
いしより簡単なものとしては第４ｄ図参照）によ
り得られる。

第４ｅ図に示すように、本発明はゲート領域の
全電流供給源に対する極めて有利な解決法を提供
する。基準電流Ioは、直接に、またはカレント・
ミラー４１を介して、ラテラル電流源トランジス
タ４０の１つの個別コレクタ４２の電流と比較さ
れる。接続点４３の電位は、ベース電流増幅器
（トランジスタ４４）がラテラル電流源トランジ
スタ４０に、個別コレクタ４２、従つてまた他の
すべての同種コレクタの電流が基準電流Ioと等し
くなるような大きさのベース電流を供給するよう
に調整される。カレント・ミラー４１に１：１か
らずれた電流変換比を与えれば、基準電流Ioと個
別コレクタ４２の電流との間の電流比も決定する
ことができる。カレント・ミラー４１も簡単にゲ
ート領域のインバータ段から形成することができ
る。その際、第４ｆ図に示すベース電流増幅器４
５により、カレント・ミラーの電流変換比を、ゲ
ート・トランジスタの電流増幅率に依存させるこ
とができる。

別の変形回路例は第４ｇ図〜第４ｊ図に示され
ている。

第４ｇ図および第４ｈ図の実施例は、ベース電
流増幅器として働くトランジスタ４４が省略され
るという点で、第４ｅ図および第４ｆ図の実施例
と異なつている。ここでは、トランジスタ４４
は、ラテラル電流源トランジスタ４０のベースと
その個別コレクタ４２とを、接続点４３で接続す
る短絡線と置換えられている。第４ｉ図および第
４ｊ図では、第４ｅ図、第４ｆ図に示すような２
つないし３つのトランジスタから成るカレント・
ミラー回路の代わりに、少なくとも２つのコレク
タを有する１つのバーテイカル・アツプワード増
幅トランジスタ９００が、カレント・ミラーとし
て使用されている。その際、これらコレクタの１
つ（第４ｉ図）または第１のグループ（第４ｊ
図）がトランジスタ９００のベースと接続され
て、カレント・ミラー回路４１の入力側を形成し
ている。また、トランジスタ９００の他のコレク
タ（第４ｉ図）または第２のコレクタ・グループ
（第４ｊ図）は、カレント・ミラー回路４１の出
力側４３を形成している。この場合、バーテイカ
ル・アツプワード増幅トランジスタ９００は、ゲ
ート領域GFのゲート・トランジスタから形成す
ることができる。

電気的に分離されたラテラル電流源トランジス
タ４０を上述の基準回路と共に使用すれば、集積
回路であるゲート領域の全体で、ゲート・トラン
ジスタ８０に対する動作電流のすべてに高い均一
性を与えることができる。つまり、通常のI²Lな
いしI³L回路の動作電流に比べて、より改善され
た均一性を得ることができる。

従つて本発明は、その論理回路の動作が極めて
安定であり、また障害の影響を受けにくいとい
う、本質的な利点を有している。

通常のI²LないしI³L技術では、ゲートの動作電
流がそのインジエクタ部分から供給される。動作
電流の大きさは、局部的なインジエクシヨン・ト
ランジスタのベース・エミツタ電圧により、つま
り金属のインジエクタ接続線（第３図のIL₁ない
しIL₂）と、基準電位に導かれている埋込層２
（第１ｂ図）との間の電圧により定められる。こ
の領域（理想的には等電位領域であるべきだが、
実際には不可能である）における電圧降下は、ゲ
ートに供給されるインジエクシヨン電流に、指数
関数的に影響する。室温で電圧が60mV降下すれ
ば、インジエクシヨン電流の出力値は１／10に低
下する。従つて、通常許容される電圧降下は
60mV以下でなければならず、また、降下値が許
容値より小さければ、ゲートに対して非常に望ま
しくないフアンアウト・トレランスが生ずる。

本発明による論理回路は、上述の電圧降下の影
響をほとんど受けない。構造上、電流源は、あら
ゆる実際の作動条件下で、すべてのゲートに対し
てほぼ等しい動作電流を供給する。電流源の飽和
電位は始めから極めて高く、ゲート・トランジス
タ（バーテイカル・アツプワードトランジスタ）
に対する開放電圧を常に得ることができる。ま
た、接続されたn⁺ブリツジ（第４ｅ図の４６）
またはゲート・トランジスタのベース・バルク抵
抗のために、電流源（個別コレクタ）とゲート・
トランジスタのベースとの間に付加的な電圧降下
が起ることがあるが、それは許容範囲内に収まつ
ている。なぜなら、電流源トランジスタ４０か
ら、十分余裕のある電圧が供給されるからであ
る。（これは通常のインジエクタでは不可能であ
る）。また、ゲートが阻止状態にある時に、基準
電位に導かれている埋込層２（第１ｂ図）の電圧
降下のために、阻止ゲートの基準電位が、別の遠
く離れた阻止ゲートの基準電位に比べて20mV程
度低くなることがある。しかし、この場合でも、
第１のゲートの阻止状態を維持することができ
る。なぜなら、残りの制御電圧（200mV＋阻止
ゲートの残留電圧）では、このゲートを導通状態
に保持するには不十分だからである。この利点に
より、半導体結晶に作用する温度変化が大きい場
合（アナログ出力段を有する混成IC技術）でも、
また周囲の条件が可酷な時（自動車）でも、本発
明による論理回路を使用することができる。

動作電流は常に、ベース電極を介してゲートに
供給され、またゲートが阻止状態にある時は、こ
のベース電極で捕獲される。従つて、阻止ゲート
は全く電流が流れない。これに対して通常の方法
では、インジエクタが常に電流を供給しているの
で、それをゲートから離すことにより、インジエ
クタ近傍にあるゲートのコレクタが阻止を妨害す
ることを防いでいる。

本発明では、少数キヤリアの飽和したインジエ
クタ群が存在しないので、これらにより起つてい
た阻止遅延が発生することはない。

電流源から十分な順方向電圧が供給されるの
で、拡散容量が抵抗（ベース・バルク抵抗）に制
限されて充電することはない。通常は、動作電流
は電気的に好ましくない位置からゲート・ストラ
イプの狭い側部に供給される（第３図参照）。こ
れに対して本発明では、常に好適な位置からベー
ス電極Biを介して、動作電流が供給される（第
５図参照）。

第６図は、４段非対称形分周器の簡単なレイア
ウトである。電極窓は点で示してある。ゲート・
ストライプ中のゲート・コレクタ（エミツタ拡散
領域）の境界線と導電路は、分り易くするために
省いてある。第７図は分周器段の図式的なレイア
ウトを示している。ここでは、コレクタ電極
（×）およびベース電極（〇）を有するゲート・
ストライプと、金属ないし多結晶半導体材料から
成る導電接続線路（実線）、および低抵抗の拡散
半導体材料のブリツジ（破線）が示されている。
ゲート領域の上方および下方から引き出された導
電路はそれぞれ、ラテラル電流源トランジスタの
個別コレクタと接続されている。

第６図に示す粗構造では、ラテラル電流源トラ
ンジスタSQ、ゲート領域GF、配線領域VFの３
つの領域が区別される。装置は有利には、常にこ
のような原理的構造を基礎にしている。その際、
全回路の縁部領域では、最後の配線領域と、それ
に続く電流源トランジスタ４０とを省略すること
ができる（ゲート領域は残される）。非常に簡単
な回路、または二層配線を用いた場合には、ゲー
ト領域GFと電流源SQとの間の配線領域VFは省
くことができる。有利には、装置は次の特徴から
成る。

１領域SQ中の電流源トランジスタ４０の長手
縁と、領域GF中のゲート・トランジスタ８０
の長手縁とは、互いに平行に延在している。

２ゲート領域GFと電流源トランジスタ４０
（領域SQ）の間にある配線領域VFの中に、良
導電性の拡散半導体材料からなる特徴的なブリ
ツジ５９が存在する時（これはほとんど単層配
線の場合である）には、ブリツジ５９の長手縁
は、隣接する電流源トランジスタ４０（領域
SQ）の長手縁とほぼ平行に延在する。

３ゲート領域中にある、金属または多結晶半導
体材料から成る導電性接続線の主方向は、ゲー
ト・トランジスタの長手縁と垂直に延在してい
る（主方向とは、ある方向に延在する導電路部
分の和が最大になる方向を言う）。

４２つの電流源トランジスタ（第６図の領域
SQ）の間にあり、かつ２つの電流源トランジ
スタから動作電流を供給されるゲート領域GF
はほぼ６〜10のゲート列から成つている。

電流源トランジスタ（領域SQ）は、電気的に
分離されたラテラル・トランジスタであり、従つ
て、アイソレーシヨン拡散領域５１に完全に囲繞
されている。このトランジスタの長く延在するエ
ミツタ５２は、ベース拡散領域を形成する材料か
ら成り、また一般にトランジスタの中心線上に設
けられている。エミツタ５２の両側には、同じく
ベース拡散領域の材料から成る多数のコレクタ５
３がある。このコレクタ５３から、ゲート領域
GF、駆動段および基準回路の各々のための動作
電流が取出される。すべての電流源トランジスタ
SQのために、少なくとも１つのベース電極５５
が設けられている。トランジスタのベース５４
は、エミツタ５２と個別コレクタ５３との間に、
エピタキシ材料から形成されている。ベース５４
がベース電極５５と良好に接触していることが、
すべてのコレクタ電流を均一にするための前提条
件である。ベース５４とベース電極５５の間で電
圧降下が起れば、この均一性に悪影響を及ぼす。
従つて、電流源トランジスタ４０、つまりSQの
中で、エミツタ、コレクタおよびベース電極のす
べてを含む領域の下に、低抵抗の埋込層２（第５
図参照）が位置していれば有利である。なぜな
ら、この埋込層２は、ベース５４の領域とベース
電極の領域を、良好に接続しているからである。
ベース電極自体は、コレクタ深部拡散領域５６
（第５図の領域４０中の６）により、埋込層と電
気接続されていれば有利である。接点接続状態を
改善するために、エミツタ拡散領域９の材料から
成る領域５７を、ベース電極５５に設けることが
できる。この構成により、ベース電流路に沿つた
電圧降下を極めて小さくすることができる。その
ため、均一なコレクタ電流が、何らの危険性なし
に、異なる電流源トランジスタSQから、ゲート
領域GFに供給される。

I₂L回路を調べた結果では、２つないし３つの
コレクタを有するゲート・トランジスタが最も多
いことが統計的に明らかになつている。つまり１
つのゲート・トランジスタには、ベース電極を含
めて３つから４つの接続場所（電極窓）がある。
従つて、最初の粗構造では、電流源トランジスタ
SQの長手方向に対して垂直なゲート・トランジ
スタ列からゲート領域を構成していくのが有利で
ある。その際、ゲート列は、３つまたは４つの接
点接続場所を収容できる幅のゲートが交互に配置
されて構成される。この場合、各ゲート間にある
（遮蔽用）コレクタ深部拡散領域５８（第１ａ図、
第１ｂ図のI²L部分では領域６）のスペースを配
慮する必要がある。しかし、回路およびレイアウ
トの必要上から、上述の固定的な配置法に変更を
加えざるを得なくなつた。つまり、ゲート中のコ
レクタ場所の数をゲートごとに異ならせる必要が
あり、有意義なレイアウトの観点に立てば、ゲー
ト列の構成を固定的なものと考えてはならないと
言うことである。このため最終的に、ゲート領域
GFの構造は、第６図の実施例に見られるように、
各ゲート・トランジスタがかみ合つて交錯するよ
うな形となつたのである。しかしこの場合でも、
ゲート領域GFの中央部には、元のゲート列構造
が残されていることが分るであろう。ゲート間の
空白部分が完全に無くなつた訳ではないが、それ
でもゲート領域中のゲート配置密度は、第３図に
示す通常のI²LないしI³Lゲート領域のよりも明ら
かに大きい。具体的に言えば、第６図のゲート領
域は112個の接点接続箇所に対応するチツプ面を
占めているが、通常の場合（インジエクタの場所
を含めないで）、同じ回路を実現するには、約130
個の接点接続箇所に対応する面積を必要とするの
である。その理由は、ゲート長が電気的に必要な
よりも長くなく、従つてゲート長の相違により発
生していた空白部分が、大部分利用できるように
なつたことである。

ゲート領域中の配線は、ゲートと交差する導電
路のみがゲートの接点接続箇所を介して行なわれ
（通常の場合と同じ）、ゲートを通る導電路には、
ゲート間の空隙が利用される。この場合、垂直に
も水平にも、２本の導電路を並列に配線すること
ができる。通常の回路でもこのことは原理的に可
能である。しかし、ゲートの配置方式が異なるた
めに、各ゲート間に２本の並列導電路を使用する
ことは不可能だと言つてよい。本発明のようにゲ
ートを配置すれば、この配線方式を利用すること
ができる。そうすれば、電流源トランジスタから
の動作電流を供給するために、付加的な導電路を
設ける余地が得られる。しかもその上に、２つの
電流源トランジスタ間に10個までのゲートセルを
配置するのに十分なだけの配線空間も得られる。
言い替えれば、２つの電流源トランジスタ間の１
つのゲート列中に、６個から９個のゲートを（最
も重要なセルとして）有するＤフリツプ・フロツ
プを配置することができる。

配線領域VFは、ゲート領域GFと、１つないし
複数の電流源トランジスタとの間に形成される。
全動作電流は、この配線領域VFを介さないで、
ゲート領域GFに供給されねばならない。逆に、
すべての論理信号は、配線領域VFの中に供給さ
れる。なぜなら、動作電流路の電位が論理信号と
なつているからである。従つて配線領域の役割
は、論理信号を出力することであり、またゲート
領域の配線内で不可能な場合に、信号線路を交差
させることである。

単層配線の場合には、配線領域VFの導電路は、
エミツタ拡散領域と同じ材料から成るブリツジ５
９である。ブリツジ５９は、ベース拡散領域の材
料から成り、逆の形にドープされた領域６０の中
に配置されている。領域６０は、電気接点接続を
行なうために、電流源トランジスタSQと隣接し
た領域５１と重なり合つている。

本発明による解決法では、完全に分離された付
加的な電流源トランジスタSQを設けたために、
チツプ面の消費面積が拡大した。ゲート領域から
インジエクタを除いたことだけでは、この付加的
な面積消費は部分的にしか補償されない。その上
に、ゲート領域を計画的に配置し、配線の問題を
これと不可分に結びつけて組織的に解決したこ
と、つまりそのためにゲート領域内のチツプ面の
余裕が大きくなつたことにより、本発明による回
路は全体として、チツプ面積消費上の利点を得る
に到つたものである。この回路は、80個以上のゲ
ートを含んでいる。

本発明は、添付図面を参照しながら説明した上
述の実施例に限定される訳ではない。例えば、ｐ
形導通領域をｎ形導通領域で置き換えた、反転構
造、およびそれによる回路にも適用できる。

【図面の簡単な説明】

第１ａ図は公知のI³L構造の平面略図、第１ｂ
図は第１ａ図の線ABに沿つた断面図、第１ｃ図
ａは第１ａ図および第１ｂ図に示したI³L構造の
I²L部分の等価回路図を示し、第１ｃ図ｂはアナ
ログ部分の等価回路図、第２図は公知のI²L構造
によるラテラルpnp形インジエクシヨン・トラン
ジスタの出力特性曲線とし本発明のITL構造によ
るラテラル電流源トランジスタの出力特性曲線図
を示す線図、第３図は公知のI²LないしI³L回路の
レイアウトの平面略図、第４ａ図は本発明による
インバース・トランジスタ・ロジツク回路の実施
例の等価回路図、第４ｂ図〜第４ｄ図は第４ａ図
の回路の変形回路図、第４ｅ図、第４ｆ図、第４
ｇ図、第４ｈ図、第４ｉ図および第４ｊ図は本発
明によるインバース・トランジスタ・ロジツク回
路の別の実施例の等価回路図、第５図は第４ｂ図
の等価回路図に基づいて構成した本発明によるイ
ンバース・トランジスタ・ロジツク回路の実施例
およびそれと一体化しているアナログ部分の断面
図、第６図は４段非対称分周器の簡単なレイアウ
トを示す図、第７図は第６図による分周器段の図
式的なレイアウトを示す図である。１…ｐ形サブストレート、２，３…n⁺埋込層、
４…ｎ形ドープ層、５…p⁺拡散領域、６，９…
n⁺拡散領域、７…ｐ形拡散領域、８…インジエ
クタ領域、１０…電圧源、４０…ラテラル電流源
トランジスタ、４１…カレントミラー、５２…エ
ミツタ、５３…コレクタ、５４…ベース、５５…
ベース電極、５９…ブリツジ、８０，８０１，８
０２，…バーテイカル・アツプワード増幅ゲー
ト・トランジスタ、Inj…インジエクタ電極、Bi
…ベース電極、C₁，C₂，C₃…コレクタ電極、
GF，GF₁，GF₂…ゲート領域、IL₁，IL₂…インジ
エクタ接続線路、Io…基準電流、SQ…ラテラル
電流源トランジスタ領域、VF…配線領域。

Claims

【特許請求の範囲】１少なくとも１つのバーテイカル・アツプワー
ド増幅ゲート・トランジスタ８０，８０１，８０
２，…と、該ゲート・トランジスタから空間的に
分離された少なくともラテラル電流源トランジス
タ４０とを有し、該電流源トランジスタが、前記
ゲート・トランジスタ８０，８０１，８０２，…
とは逆の導電形であり、かつ該ゲート・トランジ
スタ８０，８０１，８０２，…のベースと接続さ
れた少なくとも１つのコレクタを備えているバイ
ポーラ集積化インバース・トランジスタ・ロジツ
ク回路であつて、ラテラル電流源トランジスタ４０が、半導体結
晶の中で、ゲート・トランジスタ８０，８０１，
８０２，…に対して電気的に絶縁されて配置され
ており、さらにゲート・トランジスタ８０，８０１，８
０２，…の全電流増幅率がゲート電流増幅率とし
て利用されるように、ゲート基準電位として働く
ゲート・トランジスタ８０，８０１，８０２，…
のエミツタ電位に対して、ラテラル電流源トラン
ジスタ４０のベース電位が可変であるようにし
た、バイポーラ集積化インバース・トランジス
タ・ロジツク回路において、ラテラル電流源トランジスタ４０が別のコレク
タ４２を有しており、該コレクタ４２は、入力側
に基準電流Ioが供給されているカレント・ミラー
回路４１の出力側４３と接続されており、さらに
前記ラテラル電流源トランジスタ４０の別のコレ
クタ４２は、当該ラテラル電流源トランジスタ４
０のベースとも接続されていることを特徴とす
る、バイポーラ集積化インバース・トランジス
タ・ロジツク回路。２ラテラル電流源トランジスタ４０の別のコレ
クタ４２が、該トランジスタのベースと短絡され
ている特許請求の範囲第１項記載のバイポーラ集
積化インバース・トランジスタ・ロジツク回路。３ラテラル電流源トランジスタ４０の別のコレ
クタ４２を該トランジスタのベースと接続するた
めに、ラテラル電流源トランジスタ４０と同じ導
電形であつて、ベース電流増幅器として働くトラ
ンジスタ４４が設けられ、そのエミツタがラテラ
ル電流源トランジスタ４０のベースと接続され、
そのベースがラテラル電流源トランジスタ４０の
前記別のコレクタ４２と接続され、かつそのコレ
クタが、ゲート基準電位として働く、ゲート・ト
ランジスタ８０１，８０２のエミツタ電位につな
がつている特許請求の範囲第１項記載のバイポー
ラ集積化インバース・トランジスタ・ロジツク回
路。４カレント・ミラー回路４１が、ともにゲー
ト・トランジスタ８０１，８０２と同じ導電形の
２つのトランジスタ９０，９１を有しており、両
トランジスタ９０，９１のうち第１のトランジス
タ９０のコレクタがカレント・ミラー回路４１の
入力側を形成し、第２のトランジスタ９１のコレ
クタがカレント・ミラー回路４１の出力側４３を
形成し、また両トランジスタ９０，９１のエミツ
タに、ゲート基準電位として働くゲート・トラン
ジスタ８０１，８０２のエミツタ電位が加えら
れ、さらに前記両トランジスタ９０，９１のベー
スが互いに接続され、かつ前記第１のトランジス
タ９０のコレクタとも接続されている特許請求の
範囲第１項から第３項までのいずれか１項記載の
バイポーラ集積化インバース・トランジスタ・ロ
ジツク回路。５カレント・ミラー回路４１の２つのトランジ
スタ９０，９１のベースが、第１のトランジスタ
９０のコレクタと短絡接続されている特許請求の
範囲第４項記載のバイポーラ集積化インバース・
トランジスタ・ロジツク回路。６カレント・ミラー回路４１の２つのトランジ
スタ９０，９１のベースと、第１のトランジスタ
９０のコレクタとを接続するために、ゲート・ト
ランジスタ８０１，８０２と同じ導電形であつて
ベース電流増幅器として働く第３のトランジスタ
４５が設けられており、該第３のトランジスタ４
５のエミツタが、第１のトランジスタ９０及び第
２のトランジスタ９１のベースと接続され、その
ベースが第１のトランジスタ９０のコレクタと接
続されており、そのコレクタが第２のトランジス
タ９１のコレクタと接続されている特許請求の範
囲第４項記載のバイポーラ集積化インバース・ト
ランジスタ・ロジツク回路。７カレント・ミラー回路４１が、ゲート・トラ
ンジスタ８０１，８０２と同じ導電形であつて、
少なくとも２つのコレクタを有する唯一つのトラ
ンジスタ９００から成り、これらコレクタの１つ
または第１のグループが該トランジスタ９００の
ベースと接続され、かつカレント・ミラー回路４
１の入力側を形成し、又該トランジスタ９００の
別のコレクタまたは第２のコレクタ・グループが
カレント・ミラー回路４１の出力側４３を形成
し、さらにカレント・ミラー回路４１を形成する
前記唯一つのトランジスタ９００のエミツタに、
ゲート基準電位として働くゲート・トランジスタ
８０１，８０２のエミツタ電位が加えられている
特許請求の範囲第１項から第３項までのいずれか
１項記載のバイポーラ集積化インバース・トラン
ジスタ・ロジツク回路。８カレント・ミラー回路４１の、第１及び第２
のトランジスタ９０，９１ないし唯一つのトラン
ジスタ９００が、バーテイカル・アツプワード増
幅トランジスタとして構成されている特許請求の
範囲第４項から第７項までのいずれか１項記載の
バイポーラ集積化インバース・トランジスタ・ロ
ジツク回路。９複数のバーテイカル・アツプワード増幅ゲー
ト・トランジスタ８０，８０１，８０２，…が設
けられており、ラテラル電流源トランジスタ４０
が上記各ゲート・トランジスタ８０，８０１，８
０２，…にそれぞれ動作電流を供給するように
し、さらに該動作電流を供給するためにマルチコ
レクタ電流源トランジスタ４０が用いられ、該マ
ルチコレクタ電流源トランジスタ４０の各コレク
タまたはコレクタのうちの多数が、それぞれ、バ
ーテイカル・アツプワード増幅ゲート・トランジ
スタ８０，８０１，８０２，…の各々に動作電流
を供給するために用いられるようにした特許請求
の範囲第１項から第８項までのいずれか１項記載
のバイポーラ集積化インバース・トランジスタ・
ロジツク回路。