JP2004207702A

JP2004207702A - パワートランジスタおよびそれを用いた半導体集積回路

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Publication number: JP2004207702A
Application number: JP2003404517A
Authority: JP
Inventors: Akiyuki Maeda; 晃幸前田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-12-11
Filing date: 2003-12-03
Publication date: 2004-07-22
Anticipated expiration: 2023-12-03
Also published as: US20050056907A1; CN1507070A; JP4460272B2

Abstract

【課題】寄生ＰＮＰトランジスタの誤動作および周辺回路のラッチアップよる回路誤動作を防止できるパワートランジスタおよびそれを用いた半導体集積回路を提供する。
【解決手段】Ｐ型シリコン基板１上に縦型ＰＮＰトランジスタを複数並べて構成されたパワートランジスタにおいて、前記Ｐ型シリコン基板１と前記複数の縦型ＰＮＰトランジスタのコレクタを分離するためのＮ+型埋込層２の電極部aをパワートランジスタの能動領域内に1箇所または複数有する。
【選択図】図１

Description

この発明は、パワートランジスタおよびそれを用いた半導体集積回路に関し、特に縦型ＰＮＰトランジスタを複数並べて構成されるパワートランジスタおよびそれを用いた半導体集積回路に関する。

従来、パワートランジスタとしては、半導体基板上に縦型(バーチカル)ＰＮＰトランジスタを複数並べた構成のものがある(例えば、特開平７−１８３３１１号公報(特許文献１)参照)。

図３は従来のパワートランジスタのパターン平面図を示し、図４は図３のIV−IV線から見た断面図を示している。このパワートランジスタは、Ｐ型シリコン基板１０１に、Ｐ型シリコン基板１０１と縦型ＰＮＰトランジスタのコレクタを分離するためのＮ+型埋込層１０２と、前記Ｎ+型埋込層１０２上に形成され、縦型ＰＮＰトランジスタのコレクタとなるＰ+型コレクタ埋込層１０３と、パワートランジスタとその周辺素子を分離するためにＮ+型埋込層１０２の周囲に形成されたＰ+型埋込分離層１１３と、Ｐ型シリコン基板１０１の表面全体に亘ってＮ型エピタキシャル成長により形成されたＮ型エピタキシャル層１０４と、トランジスタ特性を向上させるために縦型ＰＮＰトランジスタのベース領域として形成されたＮ+型ベースウェル層１０５と、Ｐ+型コレクタ埋込層１０３上に形成されたＰ+型コレクタ層１０６と、素子分離のためのＰ+型埋込分離層１１３の上部に形成されたＰ+型分離層１１６と、前記Ｎ+型ベースウェル層１０５領域内に形成された縦型ＰＮＰトランジスタのエミッタとなるＰ+型エミッタ層１０７と、縦型ＰＮＰトランジスタのベース電極領域に形成されたＮ+型ベース層１０８と、パワートランジスタ領域直下のＮ+型埋込層１０２の電極を取るためにＰ+型コレクタ層１０６の周囲を取り囲むように形成されたＮ+型電極層１１８とが形成されている。また、Ｐ型シリコン基板１０１表面には選択的にパターンニングし開口された酸化膜１２０が形成され、さらにその上に、パワートランジスタを構成する複数の単位トランジスタ間を電気的に接続するために配線された共通エミッタメタル配線１０９と、共通ベースメタル配線１１０と、共通コレクタメタル配線１１１と、共通エミッタメタル配線１０９に接続されＧＮＤに接地されるＮ+型埋込層１０２のメタル配線１１２とが形成されている。なお、これらは周知である標準的なバイポーラＩＣの製造方法により全て形成される。また、図３において共通ベースメタル配線１１０は本発明に関し重要でないので配線を一部省略している。

前記従来のパワートランジスタの構造では、縦型ＰＮＰトランジスタが飽和領域のときに寄生ＰＮＰトランジスタが誤動作してＰ型シリコン基板に漏れ電流が流れてしまい、結果としてＰ型シリコン基板の電位が安定せず、パワートランジスタの周辺回路がラッチアップを起こして回路が誤動作してしまうという問題があった。前記縦型ＰＮＰトランジスタの飽和領域時の漏れ電流の発生メカニズムをパワートランジスタの断面構造の一部を用いて以下に説明する。

図５は前記縦型ＰＮＰトランジスタが飽和領域の時のパワートランジスタ断面図で、縦型ＰＮＰトランジスタの飽和領域時には、共通エミッタメタル配線１０９と共通エミッタメタル配線１０９に配線接続されたＮ+型埋込層１０２のメタル配線１１２に０Ｖ、共通ベースメタル配線１１０に−０．６Ｖ、共通コレクタメタル配線１１１に−０．３Ｖの電位が与えられた状態となる。なお、図５中の実線矢印はホール、破線矢印は電子を表わす。

まず、縦型ＰＮＰトランジスタの入力電流としてＰ+型エミッタ層１０７からＮ+型ベースウェル層１０５にホールが注入されてベース電流(図５中の実線矢印Ａに示す)が流れる。縦型ＰＮＰトランジスタが飽和領域の時は、Ｐ+型コレクタ埋込層１０３とＮ+型ベースウェル層１０５の間は０.３Ｖの順バイアスになっており、Ｎ+型ベースウェル層１０５からＰ+型コレクタ埋込層１０３に電子が注入される(図５中の破線矢印Ｂに示す)。

そして、注入された電子の一部は、Ｎ+型埋込層１０２まで届き、再結合して消滅する(図５中の破線矢印Ｃ)。このとき、前記Ｎ+型埋込層１０２は、自身の抵抗Ｒ1とＮ型エピタキシャル層１０４の抵抗Ｒ2を介してメタル配線１１２にて共通エミッタメタル配線１０９に配線接続されＧＮＤに接地しているので、抵抗Ｒ1,抵抗Ｒ2が大きいと注入された電子の一部は、再結合せずにＰ+型コレクタ埋込層１０３に戻る(図５中の破線矢印Ｃ')。

再結合せずにＰ+型コレクタ埋込層１０３に戻った電子によりＰ+型コレクタ埋込層１０３からＮ+型埋込層１０２にホールが注入され(図５中の実線矢印Ｄ)、Ｎ+型埋込層１０２の電位が下がることにより、ホール電流が寄生ＰＮＰトランジスタ(Ｐ+型コレクタ埋込層１０３をエミッタ、Ｎ+型埋込層１０２をベース、Ｐ型シリコン基板１０１をコレクタとするトランジスタ)によりｈFE倍されて、Ｐ型シリコン基板１０１に漏れ電流として流れる(図５中の実線矢印Ｅ)。

前記従来のパワートランジスタは、図４に示すように、パワートランジスタの能動領域を囲い込むようにＮ+型埋込層１０２の電極部（Ｎ+型電極層１１８パターン領域）が設けられているため、パワートランジスタ中央部直下のＮ+型埋込層１０３から前記電極部までの距離が長くなり、抵抗Ｒ1が非常に大きくなる。したがって、パワートランジスタの飽和領域時においては、寄生ＰＮＰトランジスタが誤動作しやすく、Ｐ型シリコン基板１０１に漏れ電流が流れてしまう問題があった。

このような問題は、結果としてＰ型シリコン基板１０１の電位が安定せず、パワートランジスタの周辺回路がラッチアップを起こし回路が誤動作する致命的な問題となる。
特開平７−１８３３１１号公報

そこで、この発明の目的は、パワートランジスタの寄生ＰＮＰトランジスタの誤動作を抑制することにより、周辺回路のラッチアップよる回路誤動作を防止するパワートランジスタおよびそれを用いた半導体集積回路を提供することにある。

前記目的を達成するため、この発明のパワートランジスタは、Ｐ型シリコン基板上に縦型ＰＮＰトランジスタを複数並べて構成されたパワートランジスタにおいて、前記Ｐ型シリコン基板と前記複数の縦型ＰＮＰトランジスタのコレクタを分離するためのＮ+型埋込層の電極部をパワートランジスタの能動領域内に1箇所または複数有することを特徴としている。

前記パワートランジスタによれば、パワートランジスタの能動領域内に少なくとも１つ以上のＮ+型埋込層の電極部を設けることにより、パワートランジスタ直下のＮ+型埋込層から電極部までの距離が短くなり抵抗が小さくなるため、寄生ＰＮＰトランジスタの誤動作を防止でき、パワートランジスタの周辺回路のラッチアップよる回路誤動作を防止することができる。

また、一実施形態では、パワートランジスタの能動領域上に形成、配線されたパワートランジスタの共通エミッタメタル配線上にＮ+型埋込層の電極部を設けている。

前記実施形態のパワートランジスタによれば、パワートランジスタの能動領域上に形成、配線されたパワートランジスタの共通エミッタメタル配線下にＮ+型埋込層の電極部を設けることによりパワートランジスタサイズを大きくすることなく、限られたパワートランジスタの設計スペースを有効に活用することができ、複雑なパターン設計を不要とする。

また、一実施形態では、前記電極部は、オーミック接触するためのＮ+型電極層とＮ+型拡散層で形成されている。

寄生ＰＮＰトランジスタの誤動作の主原因は、Ｎ+型埋込層の抵抗成分が大きいためであるが、Ｎ+型電極層からパワートランジスタ底面にあるＮ+型埋込層までの縦方向に存在するＮ型エピタキシャル層の抵抗も、影響する度合いは小さいが要因の一つになっている。そこで、前記実施形態のパワートランジスタによれば、Ｎ+型埋込層の電極部に、Ｎ型エピタキシャル層よりも濃い不純物濃度のＮ+型拡散層を形成することで、Ｎ+型埋込層までの抵抗を低減することができ、寄生ＰＮＰトランジスタの誤動作を防止することができる。

また、一実施形態では、前記Ｎ+型拡散層は、前記複数の縦型ＰＮＰトランジスタのベース領域としてのＮ+型ベースウェル層と同時に形成されている。

前記実施形態のパワートランジスタによれば、縦型ＰＮＰトランジスタの特性向上のために必要である縦型ＰＮＰトランジスタのベース領域に形成しているＮ+型ベースウェル層とＮ+型拡散層とを同時に設けるので、新たに工程を付加することなくＮ型エピタキシャル層の抵抗を小さくすることが可能となる。

また、一実施形態では、前記Ｎ+型拡散層は、前記Ｐ型シリコン基板上に形成されたＮ型エピタキシャル層よりも濃い不純物濃度１×１０¹⁶〜１×１０¹⁷atoms／cm³の範囲で形成されている。

前記実施形態のパワートランジスタによれば、Ｎ+型拡散層の不純物濃度の実用範囲としては、Ｎ型エピタキシャル層よりも濃くて縦型ＰＮＰトランジスタの特性に影響しない程度に薄くする。これを考慮すれば実用範囲としては１×１０¹⁶〜１×１０¹⁷atoms／cm³が良い。これにより縦方向に存在するＮ型エピタキシャル層の抵抗を低減することできる。

また、一実施形態では、前記Ｎ+型拡散層は、パワートランジスタ底面にある前記Ｎ+埋込層に到達するまで不純物を拡散して形成されている。

前記実施形態のパワートランジスタによれば、Ｎ+型拡散層をパワートランジスタ底面に存在するＮ+型埋込層に到達するよう拡散して形成することで、Ｎ型エピタキシャル層の抵抗を低減することができ、Ｎ型エピタキシャル層が残存して抵抗が増大することはない。

また、一実施形態では、前記Ｎ+型埋込層の電極部が１箇所または複数設けられているとき、隣接する各電極部までの距離が均等になるように前記複数の電極部を配置している。

前記実施形態のパワートランジスタによれば、隣接するＮ+型埋込層の電極部までの距離が均等になるように複数配置することによって、パワートランジスタ能動領域直下のＮ+型埋込層の抵抗を小さくすることができ、埋込領域の抵抗分布の均一化が図れ、局所的な漏れ電流の発生を抑制することができる。また、Ｎ+型埋込層の抵抗値や寄生ＰＮＰトランジスタのｈＦＥ等にもよるが、必要であれば抵抗を低減するためにＮ+型埋込層の電極部の配置数を増やすことも可能である。

また、この発明の半導体集積回路は、前記パワートランジスタのうちのいずれか１つを用いたことを特徴としている。

前記半導体集積回路によれば、寄生ＰＮＰトランジスタの誤動作および周辺回路のラッチアップよる回路誤動作を防止することが可能なパワートランジスタを用いることによって、安定した動作ができる高性能な半導体集積回路を提供することができる。

以上より明らかなように、この発明のパワートランジスタによれば、パワートランジスタの能動領域内に複数のＮ+型埋込層の電極部を設けることで、Ｎ+型埋込層から電極層までの抵抗が低減できるため、寄生ＰＮＰトランジスタの誤動作を防止でき、Ｐ型シリコン基板への漏れ電流を抑制することが可能となるため、パワートランジスタの周辺回路のラッチアップよる回路誤動作を防止することができる。

また、この発明の半導体集積回路によれば、前記パワートランジスタを用いることによって、安定した動作ができる高性能な半導体集積回路を提供することができる。

以下、この発明のパワートランジスタを図示の実施の形態により詳細に説明する。

図１はこの発明の実施の一形態のパワートランジスタのパターン平面図であり、図２は図１のII−II線からみた断面図を示している。

このパワートランジスタは、図１,図２に示すように、Ｐ型シリコン基板１に、Ｐ型シリコン基板１と縦型ＰＮＰトランジスタのコレクタを分離するためのＮ+型埋込層２と、縦型ＰＮＰトランジスタのコレクタとなるＰ+型コレクタ埋込層３と、Ｎ+型埋込層２の周囲に形成され、パワートランジスタとその周辺素子を分離するためのＰ+型埋込分離層１３と、Ｐ型シリコン基板１の表面全体に亘ってエピタキシャル成長により形成されたＮ型エピタキシャル層４と、トランジスタ特性を向上させるために縦型ＰＮＰトランジスタのベース領域に形成されたＮ+型ベースウェル層５と、Ｎ型エピタキシャル層４の抵抗を低減するために、従来からパワートランジスタの周囲を囲むように形成されたＮ+型埋込層２の電極部ａ（Ｎ+型電極層１８領域直下）とパワートランジスタ能動領域内のＮ+型埋込層２の電極部ａとに形成したＮ+型拡散層１５と、Ｐ+型コレクタ埋込層３上に形成されたＰ+型コレクタ層６と、素子分離のためにＰ+型埋込分離層１３上に形成されたＰ+型分離層１６と、Ｎ+型ベースウェル層５領域内に形成された縦型ＰＮＰトランジスタのエミッタとなるＰ+型エミッタ層７と、縦型ＰＮＰトランジスタのベース電極領域に形成されたＮ+型ベース層８とが形成されている。

また、Ｐ型シリコン基板１表面には選択的にパターンニングし開口された酸化膜２０が形成されている。さらにその上に、パワートランジスタを構成する複数の単位トランジスタ間を電気的に接続するために配線された共通エミッタメタル配線９と、共通ベースメタル配線１０と、共通コレクタメタル配線１１と、共通エミッタメタル配線９に接続されＧＮＤに接地されるＮ+型埋込層２のメタル配線１２とが形成されている。即ち、上記共通エミッタメタル配線９とメタル配線１２とは、図２に示していないが、電気的に接続されている。

なお、パワートランジスタ能動領域内に形成されたＮ+型埋込層の電極部ａは前記共通エミッタメタル配線９により接続される。この電極部ａは、共通エミッタメタル配線９の下のＮ+型電極層１８とＮ+型拡散層１５とからなる。上記Ｎ+型電極層１８は共通エミッタメタル配線９とオーミック接触する。この発明によるパワートランジスタは周知とされる標準的なバイポーラＩＣの製造方法によって形成する。図１において共通ベースメタル配線１０は本発明に関し重要でないので配線を一部省略している。

前記構成のパワートランジスタによれば、従来から問題であった寄生ＰＮＰトランジスタの誤動作を防止し、Ｐ型シリコン基板１への漏れ電流を抑制することが可能となり、パワートランジスタの周辺回路のラッチアップよる回路誤動作を防止することができる。

なお、この発明の実施の形態に基づき設計したパワートランジスタの漏れ電流は、従来比２０％程度まで改善されることを本発明者が行った実験により確認している。

パワートランジスタの共通エミッタメタル配線９と同電位にする必要ある前記複数のＮ+型埋込層２の電極部aは、パワートランジスタの能動領域上に形成、配線された共通エミッタメタル配線９に直接接続できるため、限られたパワートランジスタの設計スペースを有効に活用することができ、複雑なパターン設計を不要とする。

また、Ｎ+型埋込層２の電極部aのＮ+型拡散層１５はＮ+型ベースウェル層５と同時に形成し、Ｎ型エピタキシャル層４よりも濃い不純物濃度で、かつ下部のＮ+型埋込層２に到達するまで不純物を拡散し形成することで、Ｎ+型電極層１８からパワートランジスタの底面にあるＮ+型埋込層２までの抵抗Ｒ2を低減することが可能となる。

通常、バイポーラＩＣ(Integrated Circuit)のＮ型エピタキシャル層は、比抵抗１〜５Ωcm(不純物濃度１〜５×１０¹⁵atoms／cm³)で形成されるのが一般的であるが、縦型ＰＮＰトランジスタの特性に影響するＮ+型ベースウェル層５も考慮し、Ｎ+型拡散層１５の不純物濃度は、１×１０¹⁶〜１×１０¹⁷atoms／cm³の範囲で形成するのが望ましい。

また、パワートランジスタ能動領域の周囲に形成された従来からあるＮ+型埋込層の電極部ａ（Ｎ+型電極層１８の領域）、および能動領域内に設けた複数のＮ+型埋込層２の電極部ａの間の距離を互いに短くかつ均等に配置することにより、パワートランジスタ直下のＮ+型埋込層２の抵抗Ｒ1を小さくすることができ、Ｎ+型埋込層２の抵抗分布の均一化が図れ、局所的な漏れ電流の発生を抑制することができる。

また、前記Ｎ+型埋込層２の抵抗値、寄生ＰＮＰトランジスタのｈＦＥ等にもよるが、必要であれば抵抗Ｒ1を低減するためにＮ+型埋込層２の電極部ａの配置数を増やすことも可能である。

前記実施の形態では、Ｐ型シリコン基板１に複数の縦型ＰＮＰトランジスタが形成されたパワートランジスタについて説明したが、半導体基板はシリコン基板に限らず、他の材料からなる半導体基板でもよい。また、前記実施の形態では、複数のＮ+型埋込層２の電極部ａを設けたパワートランジスタについて説明したが、電極部aは１つであってもよく、縦型ＰＮＰトランジスタの構成等に応じて電極部aの配置や数は適宜設定すればよい。

また、前記実施形態のパワートランジスタを集積回路に用いることによって、安定した動作ができる高性能な集積回路を実現することができる。

以上、本発明を説明したが、これは種々変更してもよいことは明らかである。そのような変更は、本発明の精神と範囲からの逸脱であるとみなされるべきではなく、当業者にとって自明であるような変更はすべて、本発明に含まれるものである。

図１はこの発明の実施の一形態のパワートランジスタの平面図である。図２は図１のII−II線から見た断面図である。図３は従来のパワートランジスタのパターン平面図である。図４は図３のIV−IV線から見た断面図である。図５は飽和領域時の縦型ＰＮＰトランジスタの断面構造を示す図である。

符号の説明

１…Ｐ型シリコン基板、
２…Ｎ+型埋込層、
３…Ｐ+型コレクタ埋込層、
４…Ｎ型エピタキシャル層、
５…Ｎ+型ベースウェル層、
６…Ｐ+型コレクタ層、
７…Ｐ+型エミッタ層、
８…Ｎ+型ベース層、
９…共通エミッタメタル配線、
１０…共通ベースメタル配線、
１１…共通コレクタメタル配線、
１２…Ｎ+型埋込層のメタル配線、
１３…Ｐ+型埋込分離層、
１５…Ｎ+型拡散層、
１６…Ｐ+型分離層、
１８…Ｎ+型電極層、
２０…酸化膜(絶縁膜)。

Claims

Ｐ型シリコン基板上に縦型ＰＮＰトランジスタを複数形成して構成されたパワートランジスタにおいて、
前記Ｐ型シリコン基板と前記複数の縦型ＰＮＰトランジスタのコレクタを分離するために形成されたＮ+型埋込層の電極部をパワートランジスタの能動領域内に1箇所または複数設けたことを特徴とするパワートランジスタ。
請求項１に記載のパワートランジスタにおいて、
前記電極部の少なくとも一部はパワートランジスタの能動領域上に配線されたパワートランジスタの共通エミッタメタル配線上に設けられたことを特徴とするパワートランジスタ。
請求項１に記載のパワートランジスタにおいて、
前記電極部は前記Ｎ+型埋込層上に形成され、オーミック接触するためのＮ+型電極層とＮ+型拡散層で形成されたことを特徴とするパワートランジスタ。
に記載のパワートランジスタにおいて、
請求項３に記載のパワートランジスタにおいて、
前記Ｎ+型拡散層は、前記複数の縦型ＰＮＰトランジスタのベース領域としてのＮ+型ベースウェル層と同時に形成されたことを特徴とするパワートランジスタ。
請求項３に記載のパワートランジスタにおいて、
前記Ｎ+型拡散層は、前記Ｐ型シリコン基板上に形成されたＮ型エピタキシャル層よりも濃い不純物濃度１×１０¹⁶〜１×１０¹⁷atoms／cm³の範囲で形成されたことを特徴とするパワートランジスタ。
請求項３に記載のパワートランジスタにおいて、
前記Ｎ+型拡散層は、パワートランジスタ底面にある前記Ｎ+型埋込層に到達するまで不純物を拡散して形成されたことを特徴とするパワートランジスタ。
請求項１に記載のパワートランジスタにおいて、
前記１または複数の電極部が、隣接する各電極部までの距離が均等になるように配置されていることを特徴とするパワートランジスタ。
請求項１乃至７のいずれか１つに記載のパワートランジスタを用いたことを特徴とする半導体集積回路。