JPH0468789B2 - - Google Patents
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- Publication number
- JPH0468789B2 JPH0468789B2 JP57008175A JP817582A JPH0468789B2 JP H0468789 B2 JPH0468789 B2 JP H0468789B2 JP 57008175 A JP57008175 A JP 57008175A JP 817582 A JP817582 A JP 817582A JP H0468789 B2 JPH0468789 B2 JP H0468789B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- output amplifier
- charge
- ccd
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/454—Output structures
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電荷結合素子に関する。
電荷結合素子（以後CCDと記す）は1970年に
発表されて以来、従来からの高度の集積回路技術
を基盤とし、その発展とともに急速な開発が進め
られ、近年固体撮像、アナログ遅延線、メモリ等
各種の応用がなされるようになつた。特にCCD
を用いた固体撮像素子あるいはアナログ遅延線は
低消費電力、小型軽量、高集積化が可能、高S/N
が得られる等、多くの特徴を有し近年その開発が
盛んである。これら電荷結合素子の出力部は通
常、浮遊拡散物およびＭＯＳゲートのオンチツプ
出力アンプによつて構成されているため、出力容
量が極めて小さく本質的に高いS/Nのデバイスが
実現される。
発表されて以来、従来からの高度の集積回路技術
を基盤とし、その発展とともに急速な開発が進め
られ、近年固体撮像、アナログ遅延線、メモリ等
各種の応用がなされるようになつた。特にCCD
を用いた固体撮像素子あるいはアナログ遅延線は
低消費電力、小型軽量、高集積化が可能、高S/N
が得られる等、多くの特徴を有し近年その開発が
盛んである。これら電荷結合素子の出力部は通
常、浮遊拡散物およびＭＯＳゲートのオンチツプ
出力アンプによつて構成されているため、出力容
量が極めて小さく本質的に高いS/Nのデバイスが
実現される。
ところで、近年種々の理由により、これら電荷
結合素子を半導体基板と反対導電型の半導体層内
に形成しようという試みがなされている。これは
例えばＮ型の半導智体板を用いたときにはＰ型の
半導体領域をこの基板表面にイオン注入あるいは
エピタキシヤル成長等の手段により形成する。こ
のＰ型半導体領域は通常Ｐウエルと呼ばれ、この
Ｐウエル上に電荷結合素子を形成しようとするも
のである。以後、説明の都合上このＮ型基板の場
合について説明する。
結合素子を半導体基板と反対導電型の半導体層内
に形成しようという試みがなされている。これは
例えばＮ型の半導智体板を用いたときにはＰ型の
半導体領域をこの基板表面にイオン注入あるいは
エピタキシヤル成長等の手段により形成する。こ
のＰ型半導体領域は通常Ｐウエルと呼ばれ、この
Ｐウエル上に電荷結合素子を形成しようとするも
のである。以後、説明の都合上このＮ型基板の場
合について説明する。
通常このＰウエルの不純物濃度は1015／cm2程
度、厚さは数μｍ程度である。このためこのＰウ
エルの比抵抗は数十ｋΩに達する。これは通常の
買バルク上に形成する場合に比べて約２桁大きな
抵抗値になつている。また、このＰウエルに対す
る電位は通常デバイスの周辺部においてコンタク
トを設けて設定されるようになつており、通常の
バルク上に形成する場合にはデバイス下部全面に
わたつてコンタクトが設けられているのと比較す
るとＰウエルの電位が動作時安定しにくいという
欠点がある。このため動作時にクロツクパルスの
誘導によりＰウエル電位がゆらぎ、このゆらぎが
同一のＰウエル上に形成された出力アンプへと伝
播するため出力アンプでのノイズが増大すること
になる。
度、厚さは数μｍ程度である。このためこのＰウ
エルの比抵抗は数十ｋΩに達する。これは通常の
買バルク上に形成する場合に比べて約２桁大きな
抵抗値になつている。また、このＰウエルに対す
る電位は通常デバイスの周辺部においてコンタク
トを設けて設定されるようになつており、通常の
バルク上に形成する場合にはデバイス下部全面に
わたつてコンタクトが設けられているのと比較す
るとＰウエルの電位が動作時安定しにくいという
欠点がある。このため動作時にクロツクパルスの
誘導によりＰウエル電位がゆらぎ、このゆらぎが
同一のＰウエル上に形成された出力アンプへと伝
播するため出力アンプでのノイズが増大すること
になる。
第１図は従来のＰウエル上に形成された電荷結
合素子の主要部の断面図を示している。第１図に
おいて、１はＮ型の半導体基板、２はこの半導体
基板上に形成され、基板反対導電型を有する半導
体領域であり、本例ではＰウエルである。３は
CCD出力部の浮遊拡散層、４は浮遊拡散相層３
をリセツトするためのトランジスタ（以後リセツ
トトランンジスタと記す）のドレイン拡散層（以
後リセツトドレインと記す）、１６はリセツトト
ランジスタのゲート（以後リセツトゲートと記
す）、５は出力アンプのドレイン、６は出力アン
プの出力拡散層、７は出力アンブのグランド拡散
層、１７は出力アンプの駆動トランジスタのゲー
ト、１８は出力アンブの負荷トランジスタのゲー
トである。本例では出力アンブとしては一般のソ
ースフオロワアンプについて示している。また、
浮遊拡散層３と出力アンブのゲート１７とは配線
１９によつて結合されている。１０〜１５は
CCDの転送電極、２０〜２５は転送電極１０〜
１５へ所定の電圧を印加するための端子、２６は
リセツトゲート１６の端子、２７はリセツトドレ
イン４の端子、２８は出力アンブのドレイン５の
端子、２９は出力端子、３０はゲート１８に所定
の電圧を印加するための端子、３１はグランド端
子、９はＰウエル２のコンタクト、８はＰウエル
２に電圧を印加するための端子であり、通常この
コンタクトはデバイス周辺部に設けられている。
合素子の主要部の断面図を示している。第１図に
おいて、１はＮ型の半導体基板、２はこの半導体
基板上に形成され、基板反対導電型を有する半導
体領域であり、本例ではＰウエルである。３は
CCD出力部の浮遊拡散層、４は浮遊拡散相層３
をリセツトするためのトランジスタ（以後リセツ
トトランンジスタと記す）のドレイン拡散層（以
後リセツトドレインと記す）、１６はリセツトト
ランジスタのゲート（以後リセツトゲートと記
す）、５は出力アンプのドレイン、６は出力アン
プの出力拡散層、７は出力アンブのグランド拡散
層、１７は出力アンプの駆動トランジスタのゲー
ト、１８は出力アンブの負荷トランジスタのゲー
トである。本例では出力アンブとしては一般のソ
ースフオロワアンプについて示している。また、
浮遊拡散層３と出力アンブのゲート１７とは配線
１９によつて結合されている。１０〜１５は
CCDの転送電極、２０〜２５は転送電極１０〜
１５へ所定の電圧を印加するための端子、２６は
リセツトゲート１６の端子、２７はリセツトドレ
イン４の端子、２８は出力アンブのドレイン５の
端子、２９は出力端子、３０はゲート１８に所定
の電圧を印加するための端子、３１はグランド端
子、９はＰウエル２のコンタクト、８はＰウエル
２に電圧を印加するための端子であり、通常この
コンタクトはデバイス周辺部に設けられている。
ところで、このようなＰウエル上にCCDを形
成したデバイスでは通常Ｐウエルの電位を０ボル
トとし、このＰウエルに対して、駆動電極１０〜
１５の端子２０〜２５をはじめ各端子には正のパ
ルス電圧あるいは直流電圧が印加される。CCD
によつて転送された信号電荷は出力浮遊拡散層３
へと流入し、ここで浮遊拡散層に付随する各種の
容量によつて電圧に変換され出力アンブを介して
出力端子２９よりとり出される。ところが、この
従来の構成のデバイスではＰウエル２が非常に高
抵抗であるため、たとえコンタクト９によつてＰ
ウエル２の電位を固定しても転送電極に印加され
るパルスによつてＰウエルは電位変動を受ける。
この電位変動はＰウエルに寄生する分布容量ある
いは分布抵抗、駆動パルス等により様々な周波数
成分をもつようになる。この電位変動は直接出力
アンプ直下のＰウエルを変動させることになる。
これはCCDが形成されているＰウエルと出力ア
ンブが形成されているＰウエルとが有限のＰウエ
ル抵抗によつて結合されているためである。この
ため、従来CCDは高S/Nを有するにもかかわら
ず、このアンプ直下のＰウエルの変動により駆動
パルスの誘導ノイズをひろい込むことになる。
成したデバイスでは通常Ｐウエルの電位を０ボル
トとし、このＰウエルに対して、駆動電極１０〜
１５の端子２０〜２５をはじめ各端子には正のパ
ルス電圧あるいは直流電圧が印加される。CCD
によつて転送された信号電荷は出力浮遊拡散層３
へと流入し、ここで浮遊拡散層に付随する各種の
容量によつて電圧に変換され出力アンブを介して
出力端子２９よりとり出される。ところが、この
従来の構成のデバイスではＰウエル２が非常に高
抵抗であるため、たとえコンタクト９によつてＰ
ウエル２の電位を固定しても転送電極に印加され
るパルスによつてＰウエルは電位変動を受ける。
この電位変動はＰウエルに寄生する分布容量ある
いは分布抵抗、駆動パルス等により様々な周波数
成分をもつようになる。この電位変動は直接出力
アンプ直下のＰウエルを変動させることになる。
これはCCDが形成されているＰウエルと出力ア
ンブが形成されているＰウエルとが有限のＰウエ
ル抵抗によつて結合されているためである。この
ため、従来CCDは高S/Nを有するにもかかわら
ず、このアンプ直下のＰウエルの変動により駆動
パルスの誘導ノイズをひろい込むことになる。
本発明の目的は前記した従来の欠点を除去せし
めた電荷結合素子を提供することにある。
めた電荷結合素子を提供することにある。
本発明によれば、一導電性を有する半導体基板
上に形成され該半導体基板と反対導電型の半導体
領域上に形成され、電荷転送路部と電荷検出部と
出力アンブとを具備する電荷結合素子において、
出力アンブが形成される半導体領域直下の半導体
基板の少なとも一部領域は該半導体基板と同一導
電型でより高濃度の不純物を有する半導体領域が
形成されていることを特徴とする電荷結合素子が
得られる。
上に形成され該半導体基板と反対導電型の半導体
領域上に形成され、電荷転送路部と電荷検出部と
出力アンブとを具備する電荷結合素子において、
出力アンブが形成される半導体領域直下の半導体
基板の少なとも一部領域は該半導体基板と同一導
電型でより高濃度の不純物を有する半導体領域が
形成されていることを特徴とする電荷結合素子が
得られる。
第２図は本発明による電荷結合素子の他の実施
例を示す。第２図において第１図と同一番号は同
一対象物を示すものとする。第２図に示す本発明
によるデバイスと、第１図に示す従来のデバイス
との相違点は、第２図においては出力アンブ直下
のＮ型領域の少なくとも一部領域は高濃度のＮ型
領域６０により形成されていることである。この
高濃度のＮ型領域は出力アンブ直下のＰウエルと
の間に大きな接合容量を形成する。この接合容量
は他の寄生容量、およびCCD直下のＰウエルと
出力アンブ直下のＰウエルとの間に存在する有限
の抵抗とともに、高域阻止フイルタを形成する。
このためCCD直下のＰウエル電位が外部のパル
スの誘導によりゆらぐことに起因するノイズ成分
が阻止され、出力アンブ直下のＰウエル電位が安
定化される。このため高S/Nの出力アンブが実現
される。しかも面積を増加させずに済む。この第
２図の実施例は、CCD直下のＰウエルと出力ア
ンブ直下のＰウエルを基板により分離する事によ
りより効果的なデバイスの実現が可能である。さ
らに第２図においては出力アンブ直下にのみＮ型
の高濃度領域を形成しているが、この高濃度領域
はCCD直下のＰウエル直下にも形成されてもよ
い。
例を示す。第２図において第１図と同一番号は同
一対象物を示すものとする。第２図に示す本発明
によるデバイスと、第１図に示す従来のデバイス
との相違点は、第２図においては出力アンブ直下
のＮ型領域の少なくとも一部領域は高濃度のＮ型
領域６０により形成されていることである。この
高濃度のＮ型領域は出力アンブ直下のＰウエルと
の間に大きな接合容量を形成する。この接合容量
は他の寄生容量、およびCCD直下のＰウエルと
出力アンブ直下のＰウエルとの間に存在する有限
の抵抗とともに、高域阻止フイルタを形成する。
このためCCD直下のＰウエル電位が外部のパル
スの誘導によりゆらぐことに起因するノイズ成分
が阻止され、出力アンブ直下のＰウエル電位が安
定化される。このため高S/Nの出力アンブが実現
される。しかも面積を増加させずに済む。この第
２図の実施例は、CCD直下のＰウエルと出力ア
ンブ直下のＰウエルを基板により分離する事によ
りより効果的なデバイスの実現が可能である。さ
らに第２図においては出力アンブ直下にのみＮ型
の高濃度領域を形成しているが、この高濃度領域
はCCD直下のＰウエル直下にも形成されてもよ
い。
これは、CCD直下のＰウエルとＮ型基板との
間の接合容量を増大させ得ることができ、Ｐウエ
ルの電位の安定化がはかれるためである。このた
めCCD直下のＰウエルの変動も少なくなり、こ
の結果、低雑音化がはかれることになる。
間の接合容量を増大させ得ることができ、Ｐウエ
ルの電位の安定化がはかれるためである。このた
めCCD直下のＰウエルの変動も少なくなり、こ
の結果、低雑音化がはかれることになる。
以上述べたように、本発明によればＰウエル上
に形成されたCCDでも極めて低雑音のデバイス
が実現できる。
に形成されたCCDでも極めて低雑音のデバイス
が実現できる。
また、以上述べた説明は全てＮ型基板の場合で
あつたが、Ｐ型基板としても他の不純物の導電型
あるいは電圧関係を逆にすれば、本発明の主旨は
同様に適用し得る。
あつたが、Ｐ型基板としても他の不純物の導電型
あるいは電圧関係を逆にすれば、本発明の主旨は
同様に適用し得る。
第１図は従来のCCDの断面図、第２図は本発
明によるCCDの一実施例を示す断面図である。 図においては、１は一導電型を有する半導体基
板、２はこの基板上に形成され、半導体基板とは
反対導電型を有する半導体領域、３は浮遊拡散
層、４はリセツトドレイン、５，６，７はそれぞ
れ出力アンプのドレイン、出力拡散層、グランド
拡散層、９は半導体領域２の電位を設定するため
のコンタクト、８はこの端子、１０〜１５は
CCDの転送電極、２０〜２５はこれらの端子、
１６はリセツトゲート、１７は出力アンプの駆動
トランジスタのゲート、１８は負荷トランジスタ
のゲート、１９は浮遊拡散層３およびゲート１７
を結ぶ配線、２６〜３１は前記リセツトゲート１
６、リセツトドレイン４、アンプドレイン５、出
力拡散層６、ゲート１８、グランド拡散層７の端
子である。６０は半導体基板と同一導電型を有す
る高濃度不純物を含有する半導体領域である。
明によるCCDの一実施例を示す断面図である。 図においては、１は一導電型を有する半導体基
板、２はこの基板上に形成され、半導体基板とは
反対導電型を有する半導体領域、３は浮遊拡散
層、４はリセツトドレイン、５，６，７はそれぞ
れ出力アンプのドレイン、出力拡散層、グランド
拡散層、９は半導体領域２の電位を設定するため
のコンタクト、８はこの端子、１０〜１５は
CCDの転送電極、２０〜２５はこれらの端子、
１６はリセツトゲート、１７は出力アンプの駆動
トランジスタのゲート、１８は負荷トランジスタ
のゲート、１９は浮遊拡散層３およびゲート１７
を結ぶ配線、２６〜３１は前記リセツトゲート１
６、リセツトドレイン４、アンプドレイン５、出
力拡散層６、ゲート１８、グランド拡散層７の端
子である。６０は半導体基板と同一導電型を有す
る高濃度不純物を含有する半導体領域である。
Claims (1)
- １ 一導電型を有する半導体基板上に形成され該
半導体基板と反対導電型の半導体領域上に形成さ
れ、電荷転送路部と電荷検出部と出力アンプとを
具備する電荷結合素子において、出力アンプが形
成される半導体領域直下の半導体基板の少なくと
も一部領域は該半導体基板と同一導電型でより高
濃度の不純物を有する半導体領域が形成されてい
ることを特徴とする電荷結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008175A JPS58125872A (ja) | 1982-01-21 | 1982-01-21 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008175A JPS58125872A (ja) | 1982-01-21 | 1982-01-21 | 電荷結合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125872A JPS58125872A (ja) | 1983-07-27 |
| JPH0468789B2 true JPH0468789B2 (ja) | 1992-11-04 |
Family
ID=11685979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008175A Granted JPS58125872A (ja) | 1982-01-21 | 1982-01-21 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125872A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163761U (ja) * | 1984-04-05 | 1985-10-30 | ソニー株式会社 | 電荷結合素子 |
| JPH05315587A (ja) * | 1992-04-02 | 1993-11-26 | Nec Corp | 半導体装置 |
| JP2832136B2 (ja) * | 1992-12-28 | 1998-12-02 | シャープ株式会社 | 固体撮像装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605108B2 (ja) * | 1977-08-01 | 1985-02-08 | 株式会社日立製作所 | 固体擦像装置 |
| JPS54107278A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Semiconductor device |
| CA1151295A (en) * | 1979-07-31 | 1983-08-02 | Alan Aitken | Dual resistivity mos devices and method of fabrication |
| JPS56167361A (en) * | 1980-05-26 | 1981-12-23 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1982
- 1982-01-21 JP JP57008175A patent/JPS58125872A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58125872A (ja) | 1983-07-27 |
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