JPH0468806B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、パルス幅変調（PWM）増幅器に
関し、特に、出力段のスイツチング時に生じる電
力損失を極小に抑えるようにしたPWM増幅器に
関するものである。

従来、PWM増幅器の出力段付近は、第１図に
示すような構成が用いられていた。図では、出力
段のスイツチング素子として、MOSFETを使用
した例を示している。

図において、１は、パルス幅変調信号が印加さ
れる入力端子であり、NPNトランジスタQ₁およ
びPNPトランジスタQ₂の各ペースに接続されて
いる。トランジスタQ₁とQ₂は、エミツタどうし
が接続され、抵抗R₁、R₂を通して接地されてい
る。抵抗R₂には、容量C₁が並列に接続される。

一方、電源として、出力段用電源±B₁のうち
＋B₁を基準に作られた電源B₂（＝＋B₁＋V₁）と
B₃（＝＋B₁−V₂）および−B₁を基準に作られた
電源B₄（＝−B₁−V₁）とB₅（＝−B₁＋V₂）が用意
されている。

トランジスタQ₁のコレクタは、抵抗R₃の一端
とNPNトランジスタQ₃およびPNPトランジスタ
Q₄の各ベースに接続され、抵抗R₃の他端は電源
B₂接続される。トランジスタQ₃とQ₄は、エミツ
タどうしが接続されて、ＰチヤネルMOSFETQ₇
のゲートに導かれる。

また、トランジスタQ₃，Q₄のコレクタは、
各々、電源B₂，B₃に接続され、MOSFETQ₇のソ
ースは、＋B₁に接続されている。さらに、上記抵
抗R₃、トランジスタQ₃，Q₄およびMOSFETQ₇
と全く対称な構成で、抵抗R₄、トランジスタQ₅，
Q₆およびMOSFETQ₈が接続され、FETQ₇およ
びQ₈は、ドレインどうしが接続されていて、イ
ンダクタL₁と容量C₂からなる低域通過フイルタ
を通して、出力端子２に導かれている。出力端子
２には、負荷３が接続されるようになつている。

かかる構成において、次に、動作について説明
する。第２図は、第１図における各部の電圧・電
流波形を示している。

入力端子１にPWM信号が印加されると、
FETQ₃のゲート電圧Vgは、ａのようになり、
Q₇Q₈ドレイン電圧Vdは、ｂのようになる。この
ドレイン電圧Vdを、インダクタL₁と容量C₂より
構成された低域通過フイルタを通すと、(b)の一点
鎖線のようになり、出力端子２には、復調された
信号V₀が得られる。

この時、インダクタL₁を流れる電流ilは、ｃの
ようになり、FETQ₇、Q₈を流れる電流ip、inは、
各々ｄ、ｅのようになる。(d)およびｅの斜線で示
した部分は、低域通過フイルタのインダクタL₁
の逆起電力による電流であり、通常のFETを流
れる電流と逆方向の流れとなる。

これは、パワーMOSFETが構造上、逆極性で
は、ダイオード特性を示すことを利用したもので
ある。（逆方向で導通性を持たない素子の場合に
は、並列にダイオードを使用する必要がある。） ここで、一般のＮチヤンネルパワーMOSFET
の特性例を第３図に示す。この図は、ドレインソ
ース間電圧V_DSの絶対値が、小さい範囲のみを示
しているが、V_DSが正値でより大きい領域では、
五極管特性となる。

図中、ａはゲートバイアスを正に深くした例で
あり、FETは、ほぼ飽和している。ｂは能動領
域であり、また、ｃはカツトオフしていて、この
FETがノーマリーオフのエンハンスメント型で
あることを示している。

しかし、いずれの場合も、V_DSが負の領域で導
通性を有するこがわかる。

上記従来の実施例において、第２図では、理想
的な場合の波形を示したが、実際には、以下のよ
うな問題が生じる。

即ち、出力段のスイツチング時の波形を実際に
即して図示すると、第４図のようになり、第４図
ａ、ｄ、ｃ、ｅの波形はそれぞれ第２図ａ、ｂ、
ｃ、ｅの波形に対応している。

先ず、FETQ₇がオン、Q₈がオフの状態を考え
ると、FETQ₇に順方向の電流が流れる。変調キ
ヤリア周波数に対しては、負荷はインダクタL₁
になるため、FETQ₇を流れる電流ipは、直線的
に増加する。

時間t₁になり、FETQ₇、Q₈のゲート電圧Vgが
上昇しはじめると、FETQ₇はオフ方向なので、
電流ipは減少しはじめるが、電極間容量等の影響
で、スイツチング時間を要するため、瞬時にゼロ
にはならない。

また、FETQ₈のゲートは正方向にバイアスさ
れ、しかも、V_DSは未だ正値であるため、能動領
域で動作する。

従つて、時間t₂付近では、正電源＋B₁から
FETQ₇、Q₈を通つて負電源−B₁へ流れる電流
（プツシユプル動作をする両トランジスタが同時
に導通する場合の電流をクロスカレントという。）
が生じる。この電流は、出力段の効率を著しく悪
化させ、また、スイツチング素子に広大な安全動
作領域を必要とするため、PWM増幅器を構成す
る上で、大きな障害となつていた。

次に、FETQ₇がオフになると（時間t₃）、イン
ダクタL₁の逆起電力によつて、負電源−B₁より
FETQ₈を通してインダクタL₁に電流を流そうと
する。

FETQ₈は、上述した通り、逆方向ではダイオ
ード特性を示すため、第４図ｅの斜線で示す電流
を流すことができる。従つて、図の時間t₃〜t₄の
間は、ｂに示すように、ドレイン電圧Vdは、負
電源−B₁よりも低い電位となつている。

一方、時間t₄からはFETQ₈が飽和領域ではた
らくため、順方向に電流が流れる。この時、ドレ
イン電圧Vdは、負電源−B₁より飽和V_DS分だけ
高い電位となる。そして、時間t₅になると、上述
した現象と同様の現象が起こり、これが繰り返さ
れる。

このように、従来のPWM増幅器では、正側と
負側のスイツチング素子が同時に導通する時間が
生じるため、出力段の電力損失が大きくなつて効
率が悪化したり、素子に広大な安全動作領域が要
求されたりするという欠点があつた。

この発明は、上記のような従来のものの欠点を
除去するために成されたもので、入力パルス幅変
調信号をスイツチング増幅し、低域通過フイルタ
を介して負荷に出力するプツシユプル構成のパル
ス増幅回路を備えるパルス幅変調増幅器であつ
て、前記入力パルス幅変調信号を所定の時定数で
微分する微分手段と、この微分手段の出力により
少なくともプツシユプル構成によるクロスカレン
トの流れる時間前記入力パルス幅変調信号の反転
信号の立上がりを遅らせて前記プツシユプル構成
の出力スイツチング素子のオン時間を遅らせる手
段とを具備したことにより、上記クロスカレント
を抑えて、効率の良いPWM増幅器を提供するこ
とを目的としている。即ち、出力段のプツシユプ
ル構成の出力スイツチング素子のオン時間を遅ら
せることにより、一方の出力スイツチング素子の
オフ時に他方の出力スイツチング素子がオンしな
いので、クロスカレントが流れることもない。従
つて、出力スイツチング素子の温度上昇等の要因
となつていたクロスカレントを防止できるので、
パルス幅変調増幅器全体の電力使用効率もアツプ
する。

以下、この発明の一実施例を図に基いて説明す
る。第５図は、この発明の一実施例であり、第１
図と同一箇所には同一記号を付してある。

第１図と異なる点は次の通りである。入力端子
１から容量C₃と抵抗R₅が直列に接続され、抵抗
R₅の他端には接地されている。容量C₃と抵抗R₅
の接続点には、NPNトランジスタQ₉とPNPトラ
ンジスタQ₁₀の各ベースが接続される。

Q₉とQ₁₀のエミツタどうしは接続されており、
ここより、抵抗R₆，R₇および容量C₄が、抵抗R₁，
R₂および容量C₁と同様な構成に接続されている。
トランジスタQ₉のコレクタは、抵抗R₈を通して
電源B₂に、トランジスタQ₁₀のコレクタは、抵抗
R₉を通して電源B₄に、それぞれ接続されている。

更に、PNPトランジスタQ₁₁が用いられ、その
ベース、コレクタ、エミツタは、トランジスタ
Q₉のコレクタ、トランジスタQ₁のコレクタ、電
源B₂に各々接続されている。

同様に、NPNトランジスタQ₁₂は、そのベー
ス、コレクタ、エミツタがトランジスタQ₁₀のコ
レクタ、トランジスタQ₂コレクタ、電源B₄に、
それぞれ接続されている。

次に、この発明の動作について説明する。

第６図に、第５図に示す各部の電圧・電流の波
形例を示す。第６図において、時間t₁直前では、
FETQ₇がオン、Q₈がオフしている。時間t₁にな
ると、入力が反転するので、トランジスタQ₁が
逆バイアスされ、FETQ₇のゲート電圧Vg′は上昇
して、FETQ₇はオフしようとする。

一方、トランジスタQ₂がオンして、FETQ₈の
ゲート電圧Vgを引き上げ、順バイアスさせよう
とする。しかし、微分電圧Vbが図ｂのような波
形になるため、トランジスタQ₁₀がオンし、この
ため、トランジスタQ₁₂もオンする。

即ち、トランジスタQ₂がオンして、コレクタ
電流が流れるが、これは、ほとんどすべてが、ト
ランジスタQ₁₂に流れ込むことになる。従つて、
ゲート電圧Vgは、電源B₄近い電位を保つたまま
となつて、FETQ₈は順バイアスされない。

この状態は、入力を微分した波形Vbが、トラ
ンジスタQ₁₀をオンさせられない電位になるまで
続く（図では、t₃まで）。

従つて、時間t₂付近を見ると、FETQ₈のV_DSは
正であるが、V_GSは負となつていて、第３図ｃの
特性で動作していることを示しており、この時、
FETQ₈のドレインからソースへは、電流が流れ
ることはない。

従つて、従来のようなクロスカレントは発生せ
ず、出力段の電力損失を小さく抑えることができ
る。

また、素子の安全動作領域も従来より狭いもの
でよく、素子の選択が容易でかつ低価格のものを
用いることができる。

ドレイン電圧Vdがさらに下がり、FETQ₈の
V_DSが負になると、ソース・ドレイン間がダイオ
ードとして動作し、従来のものと同様の波形を示
す。時間t₃〜t₄の間に、FETQ₈の動作特性はV_DS
＜０の領域で、第３図ｃ，ｂ，ａと移行してゆ
く。この後、時間t₅までは従来と同じ動作を行
い、t₅からは極性が異なるが、上記動作と同様な
動作を行ない、これが繰り返される。

このように、出力段のスイツチング時のクロス
カレントを防止することができるため、出力段に
おける電力損失が小さく抑えられ、効率の良い
PWM増幅器が提供できる。

なお、トランジスタQ₉〜Q₁₂は出力素子より十
分高速にスイツチングできる必要があるが、これ
らは小信号トランジスタが使用できるため、上記
動作を確実に行なうことは比較的容易である。

尚、上記実施例では、出力段にMOSFETを用
いた例を示したが、第７図に示すように、バイポ
ーラトランジスタQ₇、Q₈を使用してもよく、こ
の場合は、逆極性で導通性を持たないため、第７
図のように、コレクタ、エミツタ間に夫々ダイオ
ードD₁、D₂が必要となる。

第８図は、さらに他の実施例を示す図で、入力
PWM信号を、トランジスタQ₁₃〜Q₁₆、抵抗R₁₁
からなる差動プツシユプル回路で増幅しており、
トランジスタQ₁₄およびQ₁₆の各コレクタ電圧は、
容量C₁₁と抵抗R₁₂および容量C₁₂と抵抗R₁₃により
各々微分して、トランジスタQ₁₇およびQ₁₈の各
ベースに供給されるようになつている。

トランジスタQ₁₄のコレクタから電源B₂、トラ
ンジスタQ₁₆のコレクタから電源B₄へはインダク
タL₂、L₃がそれぞれ接続されている。いま、た
とえば、入力電圧が負であつたとすると、トラン
ジスタQ₁₄、Q₁₅がオンしており、インダクタL₂
には図のi₁の方向に電流が流れている。入力が正
に変化すると、トランジスタQ₁₃がオンし、Q₁₄
はオフとなるが、インダクタL₂の逆起電力によ
り、トランジスタQ₁₄のコレクタは電源B₂より高
い電位をとなり、容量C₁₁を通してトランジスタ
Q₁₇をオンさせる。このため、この逆起電力が収
まるまでFETQ₇のゲート電圧Vg′は電源B₂付近
に固定される。上記逆起電力が収まると、トラン
ジスタQ₁₇はオフするので、結果的に第６図と同
様な出力段動作を行なう。

以上のように、この発明は、パルス幅変調信号
の反転時の情報を検出して、出力スイツチング素
子の動作を制御するため、正電源からスイツチン
グ素子を通つて負電源に流れ込む電流すなわち、
クロスカレントをなくすことができ、PWM増幅
器の効率を大幅に改善することができる。

また出力段に用いる素子の安全動作領域は、従
来に比べて狭くてよい。このため、素子の選択が
容易となり、低価格のものを用いることができ
る。

【図面の簡単な説明】

第１図は、従来のPWM増幅器の出力段付近を
示す回路図、第２図は、その動作を説明するため
の図、第３図は、パワーMOSFETの特性を示す
図、第４図は、従来回路動作を詳しく説明するた
めの図、第５図は、本発明の一実施例を示す回路
図、第６図は、本発明の動作を説明するための
図、第７図および第８図は、本発明の他の実施例
を示す回路図である。 Q₁〜Q₆、Q₉〜Q₁₂……トランジスタ、Q₇、Q₈
……MOSFETまたはトランジスタ、C₁〜C₃……
コンデンサ、L₁……インダクタ、１……入力端
子、２……出力端子、３……負荷、R₁〜R₉……
抵抗、±B₁，B₂〜B₅……電源。

Claims (1)

1. 【特許請求の範囲】 １ 入力パルス幅変調信号をスイツチング増幅
   し、低域通過フイルタを介して負荷に出力するプ
   ツシユプル構成のパルス増幅回路を備えるパルス
   幅変調増幅器であつて、 前記入力パルス幅変調信号を所定の時定数で微
   分する微分手段と、この微分手段の出力により少
   なくとも前記プツシユプル構成によるクロスカレ
   ントの流れる時間前記入力パルス幅変調信号の反
   転信号の立上がりを遅らせて前記プツシユプル構
   成の出力スイツチング素子のオン時間を遅らせる
   手段とを具備したことを特徴とするパルス幅変調
   増幅器。