JPH0468820A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JPH0468820A JPH0468820A JP17915890A JP17915890A JPH0468820A JP H0468820 A JPH0468820 A JP H0468820A JP 17915890 A JP17915890 A JP 17915890A JP 17915890 A JP17915890 A JP 17915890A JP H0468820 A JPH0468820 A JP H0468820A
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- JP
- Japan
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- converter
- bit
- signal
- input
- analog signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタル信号をアナログ信号に変換するＤ／
Ａコンバータに係り、特に分解能の低い安価なり／Ａ変
換器を用いて高分解能のＤ／Ａ変換処理を実行するＤ／
Ａコンバータに関する。
Ａコンバータに係り、特に分解能の低い安価なり／Ａ変
換器を用いて高分解能のＤ／Ａ変換処理を実行するＤ／
Ａコンバータに関する。
従来、８ビツトのデジタル信号をアナログ信号に変換す
るＤ／Ａコンバータには、第３図に示すような８ビツト
のＤ／Ａ変換器３０１を用いていた。
るＤ／Ａコンバータには、第３図に示すような８ビツト
のＤ／Ａ変換器３０１を用いていた。
即ち、上記Ｄ／Ａ変換器３０１は、ＢＯ〜Ｂ７の８ビツ
トのデジタル信号を入力し、内部でＤ／Ａ変換処理を実
行した後、上記デジタル信号に対応するアナログ信号を
出力するものである。
トのデジタル信号を入力し、内部でＤ／Ａ変換処理を実
行した後、上記デジタル信号に対応するアナログ信号を
出力するものである。
上記の如く、従来のＤ／Ａコンバータは入力するデジタ
ル信号のビット数に対応したＤ／Ａ変換器（例えば、８
ビツトのデジタル信号をアナログ信号に変換するために
、８ビツトのＤ／Ａ変換器３０１）を使用していた。
ル信号のビット数に対応したＤ／Ａ変換器（例えば、８
ビツトのデジタル信号をアナログ信号に変換するために
、８ビツトのＤ／Ａ変換器３０１）を使用していた。
しかしながら、従来にあっては、上記の如く、入力する
デジタル信号のビット数に対応したＤ／Ａ変換器（例え
ば、８ビツトのデジタル信号をアナログ信号に変換する
ために、８ビツトのＤ／Ａ変換器）を使用していたため
、装置自体の高コスト化を招来するという問題点があっ
た。
デジタル信号のビット数に対応したＤ／Ａ変換器（例え
ば、８ビツトのデジタル信号をアナログ信号に変換する
ために、８ビツトのＤ／Ａ変換器）を使用していたため
、装置自体の高コスト化を招来するという問題点があっ
た。
本発明は上記に鑑みてなされたもので、装置の高コスト
化を招来せずに、高分解能のＤ／Ａ変換処理を実行する
ことを目的とする。
化を招来せずに、高分解能のＤ／Ａ変換処理を実行する
ことを目的とする。
本発明は上記目的を達成するために、入力されたデジタ
ル信号を分割して、各々ランチする複数のラッチ手段と
、該ラッチ手段にラッチされているデジタル信号を入力
してアナログ信号に変換するＤ／Ａ変換手段と、該Ｄ／
Ａ変換手段に入力する前記ラッチ手段における複数のデ
ジタル信号を各々差別化する差別化手段と、前記Ｄ／Ａ
変換手段から出力されたＤ／Ａ変換後のアナログ信号を
ラッチするアナログ信号ラッチ手段と、該アナログ信号
ラッチ手段から出力されたアナログ信号と、前記Ｄ／Ａ
変換手段から出力されたアナログ信号を加算して出力す
る加電手段とを備えたＤ／Ａコンバータを提供するもの
である。
ル信号を分割して、各々ランチする複数のラッチ手段と
、該ラッチ手段にラッチされているデジタル信号を入力
してアナログ信号に変換するＤ／Ａ変換手段と、該Ｄ／
Ａ変換手段に入力する前記ラッチ手段における複数のデ
ジタル信号を各々差別化する差別化手段と、前記Ｄ／Ａ
変換手段から出力されたＤ／Ａ変換後のアナログ信号を
ラッチするアナログ信号ラッチ手段と、該アナログ信号
ラッチ手段から出力されたアナログ信号と、前記Ｄ／Ａ
変換手段から出力されたアナログ信号を加算して出力す
る加電手段とを備えたＤ／Ａコンバータを提供するもの
である。
前記差別化手段は、前記Ｄ／Ａ変換手段に入力する前記
ラッチ手段における複数のデジタル信号を選択するセレ
クト信号に基づき前記Ｄ／Ａ変換手段に対する基準電圧
を切り換える切換手段であることが望ましい。
ラッチ手段における複数のデジタル信号を選択するセレ
クト信号に基づき前記Ｄ／Ａ変換手段に対する基準電圧
を切り換える切換手段であることが望ましい。
また、前記差別化手段は、前記り、／Ａ変換手段に入力
する前記ラッチ手段における特定のデジタル信号を所定
倍率で除算する除算手段であることが望ましい。
する前記ラッチ手段における特定のデジタル信号を所定
倍率で除算する除算手段であることが望ましい。
本発明によるＤ／Ａコンバータは、入力されたデジタル
信号を上位と下位に分割し、該分割されたデジタル信号
を各々ラッチ回路にラッチさせる。
信号を上位と下位に分割し、該分割されたデジタル信号
を各々ラッチ回路にラッチさせる。
その後、ラッチ回路に対するセレクト信号の入力により
該ラッチ回路に入力されていた上位デジタル信号を比較
的分解能の低い安価なり／Ａ変換器に入力し、Ｄ／Ａ変
換処理を実行した後、変換後のアナログ信号を出力する
。該出力されたアナログ信号は更にアナログ信号ラッチ
回路に入力され、ラッチされる。
該ラッチ回路に入力されていた上位デジタル信号を比較
的分解能の低い安価なり／Ａ変換器に入力し、Ｄ／Ａ変
換処理を実行した後、変換後のアナログ信号を出力する
。該出力されたアナログ信号は更にアナログ信号ラッチ
回路に入力され、ラッチされる。
次に、他のセレクト信号の入力により他のラッチ回路に
入力されていた下位デジタル信号を上記Ｄ／Ａ変換器に
入力し、Ｄ／Ａ変換処理を実行した後、変換後のアナロ
グ信号を出力する。
入力されていた下位デジタル信号を上記Ｄ／Ａ変換器に
入力し、Ｄ／Ａ変換処理を実行した後、変換後のアナロ
グ信号を出力する。
アナログ信号ラッチ回路にラッチされた上位デジタル信
号に対応するアナログ出力と、Ｄ／Ａ変換器から直接出
力された下位デジタル信号に対応するアナログ出力は差
別化された後、加算器に入力され、両アナログ値は加算
されて出力される。
号に対応するアナログ出力と、Ｄ／Ａ変換器から直接出
力された下位デジタル信号に対応するアナログ出力は差
別化された後、加算器に入力され、両アナログ値は加算
されて出力される。
以下、本発明の一実施例について図面を用いて詳細に説
明する。
明する。
第１図は本発明によるＤ／Ａコンバータの第１の実施例
を示す説明図であり、外部から入力された８ビツトのデ
ジタル信号（ＢＯ−８７）の内、上位の４ビットデジタ
ル信号（８４〜Ｂ？）をラッチする４ビツトラッチ回路
１０１と、下位の４ビットデジタル信号（ＢＯ−８３）
をラッチする４ビツトラッチ回路１０２と、入力される
４ビツトのデジタル信号を複数の基準電圧に基づいてＤ
／Ａ変換処理を実行する４ピツ）Ｄ／Ａ変換器１０３と
、上記４ビツトラツチ回１Ｉ１１０１或いは４ビツトラ
ンチ回路１０２の動作を選択するセレクト信号の入力に
より上記４ピツ）Ｄ／Ａ変換器１０３の基準電圧値を切
り換えるアナログスイッチ１０４（デジタル信号に応し
て基準電圧を切り換えて加算処理を実行する）と、上記
４ビツトＤ／Ａ変換器１０３によりＤ／Ａ変換処理され
た上位の４ビットデジタル信号（Ｂ４〜Ｂ７）に対応す
るアナログ信号をラッチする上位Ｖ０υ丁ラッチ回路１
０５と、該上位Ｖ。ＬＩ７ラツチ回路１０５からの上位
の４ビットデジタル信号（Ｂ４〜Ｂ７）に対応するアナ
ログ信号と、４ビツトＤ／Ａ変換器１０３から出力され
た下位の４ビットデジタル信号（ＢＯ〜Ｂ３）に対応す
るアナログ信号を入力して両者のアナログ値を加算する
加算器１０６と、上記４ビットＤ／Ａ変換機１０３によ
りＤ／Ａ変換処理された下位の４ビットアナログ信号の
前記加算器１０６に対する入力を切り換えるアナログス
イッチ１０７（上位■。Ｕ７ラツチ回路１０５からの上
位の４ビットアナログ信号と、前記アナログスイッチ１
０７により切り換えられる下位の４ビットアナログ信号
は、各々セレクト信号により選択される）とから構成さ
れている。
を示す説明図であり、外部から入力された８ビツトのデ
ジタル信号（ＢＯ−８７）の内、上位の４ビットデジタ
ル信号（８４〜Ｂ？）をラッチする４ビツトラッチ回路
１０１と、下位の４ビットデジタル信号（ＢＯ−８３）
をラッチする４ビツトラッチ回路１０２と、入力される
４ビツトのデジタル信号を複数の基準電圧に基づいてＤ
／Ａ変換処理を実行する４ピツ）Ｄ／Ａ変換器１０３と
、上記４ビツトラツチ回１Ｉ１１０１或いは４ビツトラ
ンチ回路１０２の動作を選択するセレクト信号の入力に
より上記４ピツ）Ｄ／Ａ変換器１０３の基準電圧値を切
り換えるアナログスイッチ１０４（デジタル信号に応し
て基準電圧を切り換えて加算処理を実行する）と、上記
４ビツトＤ／Ａ変換器１０３によりＤ／Ａ変換処理され
た上位の４ビットデジタル信号（Ｂ４〜Ｂ７）に対応す
るアナログ信号をラッチする上位Ｖ０υ丁ラッチ回路１
０５と、該上位Ｖ。ＬＩ７ラツチ回路１０５からの上位
の４ビットデジタル信号（Ｂ４〜Ｂ７）に対応するアナ
ログ信号と、４ビツトＤ／Ａ変換器１０３から出力され
た下位の４ビットデジタル信号（ＢＯ〜Ｂ３）に対応す
るアナログ信号を入力して両者のアナログ値を加算する
加算器１０６と、上記４ビットＤ／Ａ変換機１０３によ
りＤ／Ａ変換処理された下位の４ビットアナログ信号の
前記加算器１０６に対する入力を切り換えるアナログス
イッチ１０７（上位■。Ｕ７ラツチ回路１０５からの上
位の４ビットアナログ信号と、前記アナログスイッチ１
０７により切り換えられる下位の４ビットアナログ信号
は、各々セレクト信号により選択される）とから構成さ
れている。
以上の構成において、その動作を説明する。
入力された８ビツトのデジタル信号のうち、上位のデジ
タル信号（Ｂ４〜ＢＴ）は４ビツトラッチ回路１０１に
、下位のデジタル信号（ＢＯ〜Ｂ３）は４ビツトラッチ
回路１０２に各々ラッチされている。
タル信号（Ｂ４〜ＢＴ）は４ビツトラッチ回路１０１に
、下位のデジタル信号（ＢＯ〜Ｂ３）は４ビツトラッチ
回路１０２に各々ラッチされている。
上位セレクト信号の入力により上記４ビツトラッチ回路
１０１のゲートが選択され、また同様に上位セレクト信
号により４ビツトＤ／Ａ変換器１０３における基準電圧
ＶＲには、アナログスイッチ１０４にてＶ２．、が選択
されて、４ビツトＤ／Ａ変換器１０３は基準電圧Ｖａ
＝Ｌｓｒの状態で上記４ビツトラッチ回路１０１のゲー
トから出力された上位のデジタル信号（８４〜Ｂ７）に
対してＤ／Ａ変換処理を実行する。
１０１のゲートが選択され、また同様に上位セレクト信
号により４ビツトＤ／Ａ変換器１０３における基準電圧
ＶＲには、アナログスイッチ１０４にてＶ２．、が選択
されて、４ビツトＤ／Ａ変換器１０３は基準電圧Ｖａ
＝Ｌｓｒの状態で上記４ビツトラッチ回路１０１のゲー
トから出力された上位のデジタル信号（８４〜Ｂ７）に
対してＤ／Ａ変換処理を実行する。
４ピッＩ−Ｄ／Ａ変換器１０３によるＤ／Ａ変換処理後
のアナログ信号は、上記上位ｖ ｏｕｔラッチ回路１０
５に入力されてラッチされる。
のアナログ信号は、上記上位ｖ ｏｕｔラッチ回路１０
５に入力されてラッチされる。
次に、下位セレクト信号の入力により上記４ビツトラッ
チ回路１０２のゲートが選択され、また同様に下位セレ
クト信号により４ビツトＤ／Ａ変換器１０３における基
準電圧Ｖえには、アナログスイッチ１０４にて１／１６
Ｖ、、ｆが選択されて、４ビツトＤ／Ａ変換器１０３は
基準電圧Ｖえ＝１／１６Ｖ、、ｒの状態で上記４ビツト
ラッチ回路１０２のゲートから出力された下位のデジタ
ル信号（ＢＯ〜Ｂ３）に対してＤ／Ａ変換処理を実行す
る。
チ回路１０２のゲートが選択され、また同様に下位セレ
クト信号により４ビツトＤ／Ａ変換器１０３における基
準電圧Ｖえには、アナログスイッチ１０４にて１／１６
Ｖ、、ｆが選択されて、４ビツトＤ／Ａ変換器１０３は
基準電圧Ｖえ＝１／１６Ｖ、、ｒの状態で上記４ビツト
ラッチ回路１０２のゲートから出力された下位のデジタ
ル信号（ＢＯ〜Ｂ３）に対してＤ／Ａ変換処理を実行す
る。
上位或いは下位セレクト信号の入力に基づき、４ビツト
Ｄ／Ａ変換器１０３によるＤ／Ａ変換処理後の下位のア
ナログ信号は、アナログスイッチ１０７を介して加算器
１０６に入力される。また上記上位Ｖ。ＬＩ？ランチ回
路１０５にラッチされている上位のアナログ信号も同時
に上記加算器１０６に入力され、該加算器１０６におい
てアナログ値が加算されて、加算器１０６から８ビツト
相当のアナログ出力が得られる。
Ｄ／Ａ変換器１０３によるＤ／Ａ変換処理後の下位のア
ナログ信号は、アナログスイッチ１０７を介して加算器
１０６に入力される。また上記上位Ｖ。ＬＩ？ランチ回
路１０５にラッチされている上位のアナログ信号も同時
に上記加算器１０６に入力され、該加算器１０６におい
てアナログ値が加算されて、加算器１０６から８ビツト
相当のアナログ出力が得られる。
第２図は本発明によるＤ／Ａコンバータの第２の実施例
を示す説明図であり、第１図において説明した部分と同
一部分は、その説明を省略する。
を示す説明図であり、第１図において説明した部分と同
一部分は、その説明を省略する。
第１図に示した第１の実施例と異なる部分は、４ピツ）
Ｄ／Ａ変換器１０３に対して供給する基準電圧を切り換
えるアナログスイッチ１０４がなく（第２の実施例にお
いては、基準電圧Ｖ。、のみが供給される）、その代わ
り、４ビツトＤ／Ａ変換器１０３から出力される下位の
アナログ信号を１／１６倍する除算器２０１が加算器１
０６の前に接続されている。
Ｄ／Ａ変換器１０３に対して供給する基準電圧を切り換
えるアナログスイッチ１０４がなく（第２の実施例にお
いては、基準電圧Ｖ。、のみが供給される）、その代わ
り、４ビツトＤ／Ａ変換器１０３から出力される下位の
アナログ信号を１／１６倍する除算器２０１が加算器１
０６の前に接続されている。
以上の構成において、上位或いは下位セレクト信号の入
力に基づき、４ピツ）Ｄ／Ａ変換器１０３によるＤ／Ａ
変換処理後の下位のアナログ信号は、アナログスイッチ
１０７を介して除算器２０１に入力される。該除算器２
０１において入力された下位のアナログ信号は１／１６
倍に除算処理されて加算器１０６に入力される。また上
記上位Ｖｏｕｙ−７”／子回路１０５にラッチされてい
る上位のアナログ信号も同時に上記加算器１０６に入力
され、該加算器１０６においてアナログ値が加算されて
、加算器１０６から８ピント相当のアナログ出力が得ら
れる。
力に基づき、４ピツ）Ｄ／Ａ変換器１０３によるＤ／Ａ
変換処理後の下位のアナログ信号は、アナログスイッチ
１０７を介して除算器２０１に入力される。該除算器２
０１において入力された下位のアナログ信号は１／１６
倍に除算処理されて加算器１０６に入力される。また上
記上位Ｖｏｕｙ−７”／子回路１０５にラッチされてい
る上位のアナログ信号も同時に上記加算器１０６に入力
され、該加算器１０６においてアナログ値が加算されて
、加算器１０６から８ピント相当のアナログ出力が得ら
れる。
上記実施例では、４ビツトのＤ／Ａ変換器により入力さ
れた８ビツトのデジタル信号をアナログ信号に変換する
例を示したが、これに限らずラッチ回路の数、Ｄ／Ａ変
換器のビット数、加算器の数を選択的に設定することに
より、各種の組合せが実現でき、より分解能の低い安価
なり／Ａ変換器により、更に高分解能のＤ／Ａ変換処理
を実現することが可能となる。
れた８ビツトのデジタル信号をアナログ信号に変換する
例を示したが、これに限らずラッチ回路の数、Ｄ／Ａ変
換器のビット数、加算器の数を選択的に設定することに
より、各種の組合せが実現でき、より分解能の低い安価
なり／Ａ変換器により、更に高分解能のＤ／Ａ変換処理
を実現することが可能となる。
以上説明したように本発明のＤ／Ａコンバータによれば
、入力されたデジタル信号を分割して、各々ラッチする
複数のラッチ手段と、該ラッチ手段にラッチされている
デジタル信号を入力してアナログ信号に変換するＤ／Ａ
変換手段と、該Ｄ／Ａ変換手段に入力する前記ラッチ手
段における複数のデジタル信号を各々差別化する差別化
手段と、前記Ｄ／Ａ変換手段から出力されたＤ／Ａ変換
後のアナログ信号をラッチするアナログ信号ラッチ手段
と、該アナログ信号ラッチ手段から出力されたアナログ
信号と、前記Ｄ／Ａ変換手段から出力されたアナログ信
号を加算しｔ出力する・加算子□段とを備えたため、装
置の高コスト化を招来せずに、高分解能のＤ／Ａ変換処
理を実行することができる。
、入力されたデジタル信号を分割して、各々ラッチする
複数のラッチ手段と、該ラッチ手段にラッチされている
デジタル信号を入力してアナログ信号に変換するＤ／Ａ
変換手段と、該Ｄ／Ａ変換手段に入力する前記ラッチ手
段における複数のデジタル信号を各々差別化する差別化
手段と、前記Ｄ／Ａ変換手段から出力されたＤ／Ａ変換
後のアナログ信号をラッチするアナログ信号ラッチ手段
と、該アナログ信号ラッチ手段から出力されたアナログ
信号と、前記Ｄ／Ａ変換手段から出力されたアナログ信
号を加算しｔ出力する・加算子□段とを備えたため、装
置の高コスト化を招来せずに、高分解能のＤ／Ａ変換処
理を実行することができる。
第１図は本発明によるＤ／Ａコンバータの第１の実施例
を示すブロック図、第２図は本発明によるＤ／Ａコンバ
ータの第２の実施例を示すプロ・ンク図、第３図は従来
のＤ／Ａコンバータの構成を示す説明図である。 符号の説明 １０１．１０２−・４ビツトラッチ回路１０３−４ビツ
トＤ／Ａ変換器 １０４．１０７−・−アナログスイッチ１０５−・上位
■。ｕｔクラッチ路 １０６−・−加算器 ２０１−除算器
を示すブロック図、第２図は本発明によるＤ／Ａコンバ
ータの第２の実施例を示すプロ・ンク図、第３図は従来
のＤ／Ａコンバータの構成を示す説明図である。 符号の説明 １０１．１０２−・４ビツトラッチ回路１０３−４ビツ
トＤ／Ａ変換器 １０４．１０７−・−アナログスイッチ１０５−・上位
■。ｕｔクラッチ路 １０６−・−加算器 ２０１−除算器
Claims (3)
- （１）入力されたデジタル信号を分割して、各々ラッチ
する複数のラッチ手段と、 前記ラッチ手段にラッチされているデジタル信号を入力
してアナログ信号に変換するＤ／Ａ変換手段と、 前記Ｄ／Ａ変換手段に入力する前記ラッチ手段における
複数のデジタル信号を各々差別化する差別化手段と、 前記Ｄ／Ａ変換手段から出力されたＤ／Ａ変換後のアナ
ログ信号をラッチするアナログ信号ラッチ手段と、 前記アナログ信号ラッチ手段から出力されたアナログ信
号と、前記Ｄ／Ａ変換手段から出力されたアナログ信号
を加算して出力する加算手段とを備えたことを特徴とす
るＤ／Ａコンバータ。 - （２）前記請求項１において、 前記差別化手段は、前記Ｄ／Ａ変換手段に入力する前記
ラッチ手段における複数のデジタル信号を選択するセレ
クト信号に基づき前記Ｄ／Ａ変換手段に対する基準電圧
を切り換える切換手段であることを特徴とするＤ／Ａコ
ンバータ。 - （３）前記請求項１において、 前記差別化手段は、前記Ｄ／Ａ変換手段に入力する前記
ラッチ手段における特定のデジタル信号を所定倍率で除
算する除算手段であることを特徴とするＤ／Ａコンバー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17915890A JPH0468820A (ja) | 1990-07-05 | 1990-07-05 | Ｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17915890A JPH0468820A (ja) | 1990-07-05 | 1990-07-05 | Ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468820A true JPH0468820A (ja) | 1992-03-04 |
Family
ID=16060960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17915890A Pending JPH0468820A (ja) | 1990-07-05 | 1990-07-05 | Ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202596A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | 液晶駆動回路 |
| JP2007041537A (ja) * | 2005-08-04 | 2007-02-15 | Korea Advanced Inst Of Science & Technol | 平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路及びその具現方法とそれを利用したデータ駆動回路 |
-
1990
- 1990-07-05 JP JP17915890A patent/JPH0468820A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202596A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | 液晶駆動回路 |
| JP2007041537A (ja) * | 2005-08-04 | 2007-02-15 | Korea Advanced Inst Of Science & Technol | 平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路及びその具現方法とそれを利用したデータ駆動回路 |
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