JPH06202596A - 液晶駆動回路 - Google Patents
液晶駆動回路Info
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- JPH06202596A JPH06202596A JP1703793A JP1703793A JPH06202596A JP H06202596 A JPH06202596 A JP H06202596A JP 1703793 A JP1703793 A JP 1703793A JP 1703793 A JP1703793 A JP 1703793A JP H06202596 A JPH06202596 A JP H06202596A
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- 238000005070 sampling Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 ステップ状階調電圧を階調データに応じてサ
ンプリングして液晶素子の多階調駆動電圧とする液晶駆
動回路において、一ステップの時間が短くなることを防
ぎ、低速回路を用い得るようにする。 【構成】 一階調電圧を示すデータを複数ビットグルー
プｃ，ｇに分け、各グループ対応にサンプリングパルス
発生回路３，４、サンプルホールド回路５，６、階調電
圧発生回路７，８を夫々設ける。これ等グループ毎に時
間的に並列動作処理させ、各グループのホールド電圧
ｆ，ｊを加算器９で加算し、その出力ｋを駆動電圧とす
る。 【効果】 ビットグループ毎に並列処理するので、階調
電圧発生回路の各出力の一ステップの時間をより長く取
れサンプルホールド回路等の動作が低速で済む。
ンプリングして液晶素子の多階調駆動電圧とする液晶駆
動回路において、一ステップの時間が短くなることを防
ぎ、低速回路を用い得るようにする。 【構成】 一階調電圧を示すデータを複数ビットグルー
プｃ，ｇに分け、各グループ対応にサンプリングパルス
発生回路３，４、サンプルホールド回路５，６、階調電
圧発生回路７，８を夫々設ける。これ等グループ毎に時
間的に並列動作処理させ、各グループのホールド電圧
ｆ，ｊを加算器９で加算し、その出力ｋを駆動電圧とす
る。 【効果】 ビットグループ毎に並列処理するので、階調
電圧発生回路の各出力の一ステップの時間をより長く取
れサンプルホールド回路等の動作が低速で済む。
Description
【０００１】
【産業上の利用分野】本発明は液晶駆動回路に関し、特
にクロック信号に同期しつつ電圧レベルが階段状に変化
する階調電圧をサンプリングすることにより液晶素子の
多階調駆動電圧を発生する液晶駆動回路に関するもので
ある。
にクロック信号に同期しつつ電圧レベルが階段状に変化
する階調電圧をサンプリングすることにより液晶素子の
多階調駆動電圧を発生する液晶駆動回路に関するもので
ある。
【０００２】
【従来の技術】従来のこの種の液晶駆動回路では、例え
ば日経マイクロデバイス誌，１９９１年６月号の７６〜
７７ページに示される様に、クロック信号に同期して電
圧レベルを例えば０〜１５の合計１６ステップの階段状
態に変化させた１６階調電圧を発生し、この１６階調電
圧を４ビットの入力ディジタルデータにより示される階
調レベルに対応したタイミングでサンプルホールドす
る。このホールドされた階調電圧により液晶素子を駆動
するようになっている。
ば日経マイクロデバイス誌，１９９１年６月号の７６〜
７７ページに示される様に、クロック信号に同期して電
圧レベルを例えば０〜１５の合計１６ステップの階段状
態に変化させた１６階調電圧を発生し、この１６階調電
圧を４ビットの入力ディジタルデータにより示される階
調レベルに対応したタイミングでサンプルホールドす
る。このホールドされた階調電圧により液晶素子を駆動
するようになっている。
【０００３】ここで、階段状の多階調電圧の１ステップ
時間を考えると次の如くなる。垂直方向の走査線を４８
０本，１秒間に６０画面，階調をデータビットで表わし
１６階調を得る場合には、当該１ステップの周期は、 ４８０×６０×１６＝４６１ＫＨｚ となって、１ステップ時間としては２．１７μｓとな
る。
時間を考えると次の如くなる。垂直方向の走査線を４８
０本，１秒間に６０画面，階調をデータビットで表わし
１６階調を得る場合には、当該１ステップの周期は、 ４８０×６０×１６＝４６１ＫＨｚ となって、１ステップ時間としては２．１７μｓとな
る。
【０００４】大画面で高精度の表示が要求される場合に
は、この１ステップの時間はさらに短くなる。例えば、
走査線数が１０２８本，１秒間に６０画面，データ４ビ
ットで１６階調とすると、１ステップ時間は１．０１μ
ｓとなり、また６４階調（データ６ビット）の場合には
２５３ｎｓとなる。更に２５６階調（データ８ビット）
の場合は６３ｎｓと極めて短い時間となる。
は、この１ステップの時間はさらに短くなる。例えば、
走査線数が１０２８本，１秒間に６０画面，データ４ビ
ットで１６階調とすると、１ステップ時間は１．０１μ
ｓとなり、また６４階調（データ６ビット）の場合には
２５３ｎｓとなる。更に２５６階調（データ８ビット）
の場合は６３ｎｓと極めて短い時間となる。
【０００５】
【発明が解決しようとする課題】この様な従来の液晶駆
動回路では、大画面で高精度の表示か要求されればされ
る程、多階調電圧の１ステップの時間が極めて短くな
り、よってこの階調電圧を発生する電圧発生回路や、サ
ンプルホールド回路等に高速性が要求され、実際の回路
実現は困難さを伴うという欠点がある。特に階調電圧発
生回路の負荷は表示素子の水平方向の数に比例して増大
するので、負荷容量が大となって高速動作は極めて困難
になる。
動回路では、大画面で高精度の表示か要求されればされ
る程、多階調電圧の１ステップの時間が極めて短くな
り、よってこの階調電圧を発生する電圧発生回路や、サ
ンプルホールド回路等に高速性が要求され、実際の回路
実現は困難さを伴うという欠点がある。特に階調電圧発
生回路の負荷は表示素子の水平方向の数に比例して増大
するので、負荷容量が大となって高速動作は極めて困難
になる。
【０００６】そこで、本発明はこの様な従来技術の欠点
を解消すべくなされたものであって、その目的とすると
ころは、大画面や高表示精度に対しても階調電圧の一ス
テップの時間幅を短くする必要がない液晶駆動回路を提
供することにある。
を解消すべくなされたものであって、その目的とすると
ころは、大画面や高表示精度に対しても階調電圧の一ス
テップの時間幅を短くする必要がない液晶駆動回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明による液晶駆動回
路は、クロック信号に同期しつつ電圧レベルが階段状に
変化する階調電圧をサンプリングすることにより液晶素
子の多階調駆動電圧を発生する液晶駆動回路であって、
一階調電圧レベルを示す複数ビットのディジタルデータ
を複数のビットグループに分割しこれ等ビットグループ
に夫々対応して設けられ対応ビットグループのビット重
みに夫々対応した電圧レベルを前記クロック信号に同期
しつつ順次変化させて前記階調電圧を発生する階調電圧
発生手段と、これ等階調電圧を対応ビットグループが示
す階調電圧レベルに等しいタイミングで夫々サンプルホ
ールドするサンプルホールド手段と、これ等サンプルホ
ールド出力を加算して前記液晶素子の多階調駆動電圧を
導出する加算手段とを含むことを特徴とする。
路は、クロック信号に同期しつつ電圧レベルが階段状に
変化する階調電圧をサンプリングすることにより液晶素
子の多階調駆動電圧を発生する液晶駆動回路であって、
一階調電圧レベルを示す複数ビットのディジタルデータ
を複数のビットグループに分割しこれ等ビットグループ
に夫々対応して設けられ対応ビットグループのビット重
みに夫々対応した電圧レベルを前記クロック信号に同期
しつつ順次変化させて前記階調電圧を発生する階調電圧
発生手段と、これ等階調電圧を対応ビットグループが示
す階調電圧レベルに等しいタイミングで夫々サンプルホ
ールドするサンプルホールド手段と、これ等サンプルホ
ールド出力を加算して前記液晶素子の多階調駆動電圧を
導出する加算手段とを含むことを特徴とする。
【０００８】本発明による他の液晶駆動回路は、クロッ
ク信号に同期しつつ電圧レベルが階段状に変化する階調
電圧をサンプリングすることにより液晶素子の多階調駆
動電圧を発生する液晶駆動回路であって、一階調電圧レ
ベルを示す複数ビットのディジタルデータを複数のビッ
トグループに分割したとき、電圧レベルを前記クロック
信号に同期しつつ順次ステップ的に変化させかつこれ等
ビットグループ全てについて各ステップ毎に同じ振幅の
前記階調電圧を発生する階調電圧発生手段と、これ等階
調電圧を対応ビットグループが示す階調電圧レベルに等
しいタイミングで夫々サンプルホールドするサンプルホ
ールド手段と、これ等サンプルホールド出力を対応ビッ
トグループのビット重みに夫々対応付けつつ加算して前
記液晶素子の多階調駆動電圧を導出する加算手段とを含
むことを特徴とする。
ク信号に同期しつつ電圧レベルが階段状に変化する階調
電圧をサンプリングすることにより液晶素子の多階調駆
動電圧を発生する液晶駆動回路であって、一階調電圧レ
ベルを示す複数ビットのディジタルデータを複数のビッ
トグループに分割したとき、電圧レベルを前記クロック
信号に同期しつつ順次ステップ的に変化させかつこれ等
ビットグループ全てについて各ステップ毎に同じ振幅の
前記階調電圧を発生する階調電圧発生手段と、これ等階
調電圧を対応ビットグループが示す階調電圧レベルに等
しいタイミングで夫々サンプルホールドするサンプルホ
ールド手段と、これ等サンプルホールド出力を対応ビッ
トグループのビット重みに夫々対応付けつつ加算して前
記液晶素子の多階調駆動電圧を導出する加算手段とを含
むことを特徴とする。
【０００９】
【実施例】以下に図面を参照して本発明の実施例につき
詳述する。
詳述する。
【００１０】図１は本発明の一実施例の回路ブロック図
であり、本例では６４階調表示のために１階調を６ビッ
トデータで表わし、走査線数を１０２８本，１秒間に６
０画面とした場合につき説明する。
であり、本例では６４階調表示のために１階調を６ビッ
トデータで表わし、走査線数を１０２８本，１秒間に６
０画面とした場合につき説明する。
【００１１】更に、６ビットデータは３ビットづつの２
組のビットグループに分割されるものとし、従ってこの
６ビットの階調データ入力は下位３ビットのグループと
上位３ビットのグループとして、対応する３ビットのデ
ータレジスタ１，２へラッチパルスａに同期して取込ま
れる。
組のビットグループに分割されるものとし、従ってこの
６ビットの階調データ入力は下位３ビットのグループと
上位３ビットのグループとして、対応する３ビットのデ
ータレジスタ１，２へラッチパルスａに同期して取込ま
れる。
【００１２】階調電圧発生回路７，８がこれ等データレ
ジスタ１，２に夫々対応して設けられており、ラッチパ
ルスａとクロックｂとを入力として、対応レジスタの各
３ビットデータｃ，ｇのビット重みに夫々対応した電圧
レベルをクロックｂに同期しつつ順次変化させて得られ
る８（＝２3 ）階調電圧ｅ，ｉを、ラッチパルスａの周
期を１周期として生成する。
ジスタ１，２に夫々対応して設けられており、ラッチパ
ルスａとクロックｂとを入力として、対応レジスタの各
３ビットデータｃ，ｇのビット重みに夫々対応した電圧
レベルをクロックｂに同期しつつ順次変化させて得られ
る８（＝２3 ）階調電圧ｅ，ｉを、ラッチパルスａの周
期を１周期として生成する。
【００１３】サンプルパルス発生回路３，４もまたこれ
等データレジスタ１，２に夫々対応して設けられてお
り、対応レジスタの各３ビットデータｃ，ｇをラッチパ
ルスａに同期して入力すると共にクロック信号ｂをも入
力とし、対応３ビットデータｃ，ｇが示す階調電圧レベ
ルに対応したタイミングで、対応階調電圧ｅ，ｉのレベ
ルをサンプルするためのサンプリングパルスｄ，ｈを生
成する。
等データレジスタ１，２に夫々対応して設けられてお
り、対応レジスタの各３ビットデータｃ，ｇをラッチパ
ルスａに同期して入力すると共にクロック信号ｂをも入
力とし、対応３ビットデータｃ，ｇが示す階調電圧レベ
ルに対応したタイミングで、対応階調電圧ｅ，ｉのレベ
ルをサンプルするためのサンプリングパルスｄ，ｈを生
成する。
【００１４】サンプルホールド回路５，６はサンプルパ
ルス発生回路３，４に夫々対応して設けられており、対
応サンプリングパルスｄ，ｈにより対応階調電圧ｅ，ｉ
のレベルサンプリングを行ってホールドする。
ルス発生回路３，４に夫々対応して設けられており、対
応サンプリングパルスｄ，ｈにより対応階調電圧ｅ，ｉ
のレベルサンプリングを行ってホールドする。
【００１５】加算器９はこれ等サンプルホールド回路
５，６のホールド電圧ｆ，ｊを加算するアナログ加算器
であり、この加算電圧ｋが液晶駆動電圧とされることに
なる。
５，６のホールド電圧ｆ，ｊを加算するアナログ加算器
であり、この加算電圧ｋが液晶駆動電圧とされることに
なる。
【００１６】図２はサンプルパルス発生回路３の具体例
を示す回路図であり、サンプルパルス発生回路４も同一
の構成となる。図３（ａ）〜（ｄ）は図２の回路におけ
る各部信号ａ〜ｄの波形を夫々対応して示している。
を示す回路図であり、サンプルパルス発生回路４も同一
の構成となる。図３（ａ）〜（ｄ）は図２の回路におけ
る各部信号ａ〜ｄの波形を夫々対応して示している。
【００１７】図２，３を参照すると、３ビットカウンタ
３１が設けられており、このカウンタ３１のクロック入
力にクロックｂが印加され、リセット入力にラッチパル
スａが印加されている。ラッチパルスａの周期は本例で
は１６．２μｓ（１０２８×６０＝６１．７ＫＨｚに相
当）であり、クロックｂのそれは２．０３μｓとなる。
そして、このカウンタの３ビット出力とデータレジスタ
１の３ビットｃとがビットコンパレータ３２にて比較さ
れ、両者が一致したタイミングでサンプリングパルスｄ
が生成される。本例では、データレジスタ１の３ビット
データが階調電圧レベル“２”を示している場合のタイ
ミングが示されている。
３１が設けられており、このカウンタ３１のクロック入
力にクロックｂが印加され、リセット入力にラッチパル
スａが印加されている。ラッチパルスａの周期は本例で
は１６．２μｓ（１０２８×６０＝６１．７ＫＨｚに相
当）であり、クロックｂのそれは２．０３μｓとなる。
そして、このカウンタの３ビット出力とデータレジスタ
１の３ビットｃとがビットコンパレータ３２にて比較さ
れ、両者が一致したタイミングでサンプリングパルスｄ
が生成される。本例では、データレジスタ１の３ビット
データが階調電圧レベル“２”を示している場合のタイ
ミングが示されている。
【００１８】図４（ａ）〜（ｋ）は図１の回路ブロック
の各部信号ａ〜ｋの波形を示すタイムチャートであり、
データレジスタ１，２に夫々格納されている下位３ビッ
トデータｃ，上位３ビットデータｇが、階調電圧レベル
“２”，“４”を夫々示している場合のタイミング図で
ある。
の各部信号ａ〜ｋの波形を示すタイムチャートであり、
データレジスタ１，２に夫々格納されている下位３ビッ
トデータｃ，上位３ビットデータｇが、階調電圧レベル
“２”，“４”を夫々示している場合のタイミング図で
ある。
【００１９】液晶素子１個分の一階調を表わすデータは
本例では６ビットとしており、よって６４階調表示用の
駆動電圧が発生可能であり、この６ビットデータを下位
３ビット，上位ビットに分割し、これ等各ビットグルー
プ毎にラッチパルスａに同期してデータレジスタ１，２
へ夫々ラッチされる。
本例では６ビットとしており、よって６４階調表示用の
駆動電圧が発生可能であり、この６ビットデータを下位
３ビット，上位ビットに分割し、これ等各ビットグルー
プ毎にラッチパルスａに同期してデータレジスタ１，２
へ夫々ラッチされる。
【００２０】各サンプルパルス発生回路３，４では、こ
ら等データレジスタ１，２のラッチデータｃ，ｇに夫々
対応して、図２，３にて説明した如く、“２”及び
“４”階調レベルに対応するタイミングのサンプリング
パルスｄ，ｈが夫々発生される。
ら等データレジスタ１，２のラッチデータｃ，ｇに夫々
対応して、図２，３にて説明した如く、“２”及び
“４”階調レベルに対応するタイミングのサンプリング
パルスｄ，ｈが夫々発生される。
【００２１】階調電圧発生回路７からは、階調データの
下位３ビットｃの重みに夫々対応したレベル（０，１，
２，３，…，７）の８ステップの階段状電圧（階調電
圧）ｅがクロックｂに同期しつつ発生される。この階調
電圧ｅの最小振幅は３ビットデータが（０００）のとき
“０”であり、最大振幅は（１１１）のとき“７”であ
り、最大振幅“７”のときの電圧レベルをＶ01として示
している。
下位３ビットｃの重みに夫々対応したレベル（０，１，
２，３，…，７）の８ステップの階段状電圧（階調電
圧）ｅがクロックｂに同期しつつ発生される。この階調
電圧ｅの最小振幅は３ビットデータが（０００）のとき
“０”であり、最大振幅は（１１１）のとき“７”であ
り、最大振幅“７”のときの電圧レベルをＶ01として示
している。
【００２２】本例では、下位３ビットデータｃは“２”
を示しているので、この“２”に相当するタイミング
（図３参照）で、階調電圧ｅ（Ｖ1 ）がサンプリングさ
れてホールドされる。
を示しているので、この“２”に相当するタイミング
（図３参照）で、階調電圧ｅ（Ｖ1 ）がサンプリングさ
れてホールドされる。
【００２３】一方、階調電圧発生回路８からは、階調デ
ータの上位３ビットｇの重みに夫々対応したレベル
（０，８，１６，２４，３２，…，５６）の８ステップ
の階調電圧ｉがクロックｂに同期しつつ発生される。こ
の階調電圧ｉの最小振幅は３ビットデータが（０００）
のとき“０”であり、最大振幅は（１１１）のとき“５
６”であり、最大振幅“５６”のときの電圧レベルをＶ
02として示している。
ータの上位３ビットｇの重みに夫々対応したレベル
（０，８，１６，２４，３２，…，５６）の８ステップ
の階調電圧ｉがクロックｂに同期しつつ発生される。こ
の階調電圧ｉの最小振幅は３ビットデータが（０００）
のとき“０”であり、最大振幅は（１１１）のとき“５
６”であり、最大振幅“５６”のときの電圧レベルをＶ
02として示している。
【００２４】本例では、上位３ビットデータｇは“４”
を示しているので、この“４”に相当するタイミング
で、階調電圧ｉ（Ｖ2 ）がサンプリングされてホールド
されるのである。
を示しているので、この“４”に相当するタイミング
で、階調電圧ｉ（Ｖ2 ）がサンプリングされてホールド
されるのである。
【００２５】電圧加算器９では、これ等両サンプルホー
ルド電圧Ｖ1 とＶ2 とがアナログ加算され、（Ｖ1 ＋Ｖ
2 ）なる電圧が、次のラッチパルスｂのタイミングで液
晶駆動電圧として出力されることになる。
ルド電圧Ｖ1 とＶ2 とがアナログ加算され、（Ｖ1 ＋Ｖ
2 ）なる電圧が、次のラッチパルスｂのタイミングで液
晶駆動電圧として出力されることになる。
【００２６】この様に、階調電圧を表わすデータを２つ
のビットクループに分け、夫々各グループ毎に同一期間
で並列的に階調電圧のサンプリング及びホールドを行っ
て、これ等ホールド電圧を加算するようにしているため
に、ラッチパルスの１周期１６．２μｓ内の階調電圧
ｅ，ｉのステップ数を「８」とすることができる。これ
に対し、従来技術では、階調電圧を表わすデータをビッ
トグループに分けることなく１グループとして処理して
いるので、ラッチパルスの１周期内の階調電圧のステッ
プ数は、「６４」（＝２6 ）とする必要があり、よっ
て、本発明では従来技術の１／８のステップ数で済み、
１ステップに必要な時間は２．０３μｓ（従来は２５３
ｎｓ）となって、それだけ回路の動作速度は遅くて良く
なることになる。
のビットクループに分け、夫々各グループ毎に同一期間
で並列的に階調電圧のサンプリング及びホールドを行っ
て、これ等ホールド電圧を加算するようにしているため
に、ラッチパルスの１周期１６．２μｓ内の階調電圧
ｅ，ｉのステップ数を「８」とすることができる。これ
に対し、従来技術では、階調電圧を表わすデータをビッ
トグループに分けることなく１グループとして処理して
いるので、ラッチパルスの１周期内の階調電圧のステッ
プ数は、「６４」（＝２6 ）とする必要があり、よっ
て、本発明では従来技術の１／８のステップ数で済み、
１ステップに必要な時間は２．０３μｓ（従来は２５３
ｎｓ）となって、それだけ回路の動作速度は遅くて良く
なることになる。
【００２７】本例では、入力データを２つのビットグル
ープに分割しているが、３グループ以上に分割すれば、
それだけ回路の動作速度は遅くて良いものである。
ープに分割しているが、３グループ以上に分割すれば、
それだけ回路の動作速度は遅くて良いものである。
【００２８】図１の実施例では、階調電圧発生回路７，
８から発生される階調電圧ｅ，ｉの各電圧レベルに対し
て、入力階調データの各ビットグループのビット重みに
対応した重み付けを有する様にしているが、この場合に
は、両者の最大振幅Ｖ01とＶ02との比が１／８となって
レベル差が大きい。
８から発生される階調電圧ｅ，ｉの各電圧レベルに対し
て、入力階調データの各ビットグループのビット重みに
対応した重み付けを有する様にしているが、この場合に
は、両者の最大振幅Ｖ01とＶ02との比が１／８となって
レベル差が大きい。
【００２９】小さいレベルの信号は雑音に対する余裕度
が小さいために、雑音に対する回路上の配慮が必要であ
り、その結果、回路設計が厳しくなる。
が小さいために、雑音に対する回路上の配慮が必要であ
り、その結果、回路設計が厳しくなる。
【００３０】そこで、本発明の第２の実施例では、両階
調電圧発生回路７，８の各ステップ電圧レベルは両者間
で同じにしておき、雑音余裕度を同一にすることで設計
を容易にすることができる。この場合は、電圧加算器９
において入力階調データのビット重みに対応付けてホー
ルド出力ｆ，ｊの加算比率を考慮しつつ加算するように
する。
調電圧発生回路７，８の各ステップ電圧レベルは両者間
で同じにしておき、雑音余裕度を同一にすることで設計
を容易にすることができる。この場合は、電圧加算器９
において入力階調データのビット重みに対応付けてホー
ルド出力ｆ，ｊの加算比率を考慮しつつ加算するように
する。
【００３１】こうすれば、雑音に対する配慮は電圧加算
器９に対してのみなせば良いので、設計が楽になる。ま
た、階調電圧発生回路７，８を共通化できることにな
る。
器９に対してのみなせば良いので、設計が楽になる。ま
た、階調電圧発生回路７，８を共通化できることにな
る。
【００３２】階調電圧発生回路７，８の例としては種々
の回路構成が考えられるが、例えば、クロックｂをクロ
ック入力とし、ラッチパルスをリセット入力とする３ビ
ット（先の数値例では）カウンタを設け、このカウンタ
の３ビット出力をディジタル／アナログ変換器にてアナ
ログ電圧に変換して出力とすれば、目的とする階段状の
階調電圧ｅ，ｉが得られる。
の回路構成が考えられるが、例えば、クロックｂをクロ
ック入力とし、ラッチパルスをリセット入力とする３ビ
ット（先の数値例では）カウンタを設け、このカウンタ
の３ビット出力をディジタル／アナログ変換器にてアナ
ログ電圧に変換して出力とすれば、目的とする階段状の
階調電圧ｅ，ｉが得られる。
【００３３】尚、上記実施例における各数値例は単なる
例示のためのものに過ぎず、種々の改変が可能であるこ
とは勿論である。また、単色表示の液晶駆動回路に限ら
ず、カラー表示の場合にも適用できるものであり、この
場合にはＲ，Ｇ，Ｂの３つの階調データに大して夫々複
数ビットグループに分割して適用すれば良い。
例示のためのものに過ぎず、種々の改変が可能であるこ
とは勿論である。また、単色表示の液晶駆動回路に限ら
ず、カラー表示の場合にも適用できるものであり、この
場合にはＲ，Ｇ，Ｂの３つの階調データに大して夫々複
数ビットグループに分割して適用すれば良い。
【００３４】
【発明の効果】以上の如く、本発明によれば、階調デー
タを複数ビットグループに分けて夫々時間的に並列に処
理して得られた階調電圧を加算するよう構成したので、
従来に比し極めて低速動作の回路を使用することがで
き、特に走査線数の多い高表示精度の液晶駆動回路を、
安価に実現できるという効果がある。
タを複数ビットグループに分けて夫々時間的に並列に処
理して得られた階調電圧を加算するよう構成したので、
従来に比し極めて低速動作の回路を使用することがで
き、特に走査線数の多い高表示精度の液晶駆動回路を、
安価に実現できるという効果がある。
【図１】本発明の実施例の回路ブロック図である。
【図２】図１のサンプルパルス発生回路の一例を示す図
である。
である。
【図３】図２のサンプルパルス発生回路の動作タイミン
グチャートである。
グチャートである。
【図４】図１の回路の各部信号波形例を示すタイミング
チャートである。
チャートである。
１，２ データレジスタ ３．４ サンプルパルス発生回路 ５，６ サンプルホールド回路 ７，８ 階調電圧発生回路 ９ 加算器 ３１ カウンタ ３２ コンパレータ
Claims (2)
- 【請求項１】 クロック信号に同期しつつ電圧レベルが
階段状に変化する階調電圧をサンプリングすることによ
り液晶素子の多階調駆動電圧を発生する液晶駆動回路で
あって、一階調電圧レベルを示す複数ビットのディジタ
ルデータを複数のビットグループに分割しこれ等ビット
グループに夫々対応して設けられ対応ビットグループの
ビット重みに夫々対応した電圧レベルを前記クロック信
号に同期しつつ順次変化させて前記階調電圧を発生する
階調電圧発生手段と、これ等階調電圧を対応ビットグル
ープが示す階調電圧レベルに等しいタイミングで夫々サ
ンプルホールドするサンプルホールド手段と、これ等サ
ンプルホールド出力を加算して前記液晶素子の多階調駆
動電圧を導出する加算手段とを含むことを特徴とする液
晶駆動回路。 - 【請求項２】 クロック信号に同期しつつ電圧レベルが
階段状に変化する階調電圧をサンプリングすることによ
り液晶素子の多階調駆動電圧を発生する液晶駆動回路で
あって、一階調電圧レベルを示す複数ビットのディジタ
ルデータを複数のビットグループに分割したとき、電圧
レベルを前記クロック信号に同期しつつ順次ステップ的
に変化させかつこれ等ビットグループ全てについて各ス
テップ毎に同じ振幅の前記階調電圧を発生する階調電圧
発生手段と、これ等階調電圧を対応ビットグループが示
す階調電圧レベルに等しいタイミングで夫々サンプルホ
ールドするサンプルホールド手段と、これ等サンプルホ
ールド出力を対応ビットグループのビット重みに夫々対
応付けつつ加算して前記液晶素子の多階調駆動電圧を導
出する加算手段とを含むことを特徴とする液晶駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1703793A JPH06202596A (ja) | 1993-01-07 | 1993-01-07 | 液晶駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1703793A JPH06202596A (ja) | 1993-01-07 | 1993-01-07 | 液晶駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202596A true JPH06202596A (ja) | 1994-07-22 |
Family
ID=11932809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1703793A Pending JPH06202596A (ja) | 1993-01-07 | 1993-01-07 | 液晶駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06202596A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007041537A (ja) * | 2005-08-04 | 2007-02-15 | Korea Advanced Inst Of Science & Technol | 平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路及びその具現方法とそれを利用したデータ駆動回路 |
| JP2011033906A (ja) * | 2009-08-04 | 2011-02-17 | Victor Co Of Japan Ltd | 液晶表示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255854A (en) * | 1975-10-31 | 1977-05-07 | Fujitsu Fanuc Ltd | Digitalltooanalog converter system |
| JPH01133424A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| JPH0468820A (ja) * | 1990-07-05 | 1992-03-04 | Ricoh Co Ltd | Ｄ／ａコンバータ |
| JPH04134488A (ja) * | 1990-09-27 | 1992-05-08 | Oki Electric Ind Co Ltd | アクティブマトリクス型ｌｃｄのデータ線側ドライバ回路 |
-
1993
- 1993-01-07 JP JP1703793A patent/JPH06202596A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
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| JP2011033906A (ja) * | 2009-08-04 | 2011-02-17 | Victor Co Of Japan Ltd | 液晶表示装置 |
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