JPH0469390B2 - - Google Patents
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- JPH0469390B2 JPH0469390B2 JP59165635A JP16563584A JPH0469390B2 JP H0469390 B2 JPH0469390 B2 JP H0469390B2 JP 59165635 A JP59165635 A JP 59165635A JP 16563584 A JP16563584 A JP 16563584A JP H0469390 B2 JPH0469390 B2 JP H0469390B2
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- output
- decoder
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体記憶装置に関し、特に複数ビ
ツトのデータ、例えば１ページ分のデータ、を任
意の開始ビツトからシリアルに読み出しまたは書
き込みできようにした例えばビデオ用のランダム
アクセスメモリに関する。
ツトのデータ、例えば１ページ分のデータ、を任
意の開始ビツトからシリアルに読み出しまたは書
き込みできようにした例えばビデオ用のランダム
アクセスメモリに関する。
（従来の技術）
第９図は、従来形のビデオ用ランダムアクセス
メモリ（以下単にビデオRAMと称する）の概略
を示す。同図のビデオRAMは、例えば512×512
ビツトのメモリセルを有するメモリセルアレイ
１、512本のワード線WL、これらのワード線WL
にワード選択信号を印加するワードデコーダ２、
512本のビツト線BLp，……，BL511，これらのビ
ツト線に接続されたコラムデコーダ３、および入
出力ゲート４、を具備する。さらに、第９図のビ
デオRAMは、データの直列読み出しすなわちシ
リアルリードを行なうために各ビツト線BL0，…
…，BL511にそれぞれゲート用トランジスタQ0，
……，Q511を介して接続された512ビツトのシフ
トレジスタ５を有する。
メモリ（以下単にビデオRAMと称する）の概略
を示す。同図のビデオRAMは、例えば512×512
ビツトのメモリセルを有するメモリセルアレイ
１、512本のワード線WL、これらのワード線WL
にワード選択信号を印加するワードデコーダ２、
512本のビツト線BLp，……，BL511，これらのビ
ツト線に接続されたコラムデコーダ３、および入
出力ゲート４、を具備する。さらに、第９図のビ
デオRAMは、データの直列読み出しすなわちシ
リアルリードを行なうために各ビツト線BL0，…
…，BL511にそれぞれゲート用トランジスタQ0，
……，Q511を介して接続された512ビツトのシフ
トレジスタ５を有する。
第９図のビデオRAMの動作を第１０図を参照
して説明する。まず、シリアルリード動作に関連
する各回路を起動するためシリアルリード信号
SRが時刻t0で低レベルにされ、ワードデコーダ
２にローアドレスRAが入力される。これによ
り、時刻t1において１本のワード線WLが選択さ
れ該ワード線WLにワード線選択信号が印加され
て各メモリMC0，……，MC511の記憶データがそ
れぞれビツト線BL0，……，BL511に出力される。
時刻t2においてクロツクφsが高レベルとされトラ
ンジスタQ0，……，Q511がすべてオンとなる。
これにより、各メモリセルMC0，……，MC511か
らの読み出しデータがシフトレジスタ５に並列に
セツトされる。以後、シフトレジスタ５にシフト
クロツクを印加して該シフトレジスタ５を
順次シフトすることにより、各メモリセルMC0，
……，MC511の記憶データが直列出力データ
Dout(s)として順次出力される。また、このよう
な直列出力データDout(s)が出力されている間に、
ローアドレスストローブ信号およびコラム
アドレスストローブ信号をそれぞれ低レベ
ルとしローアドレスおよびコラムアドレスをそれ
ぞれワードデコーダ２およびコラムデコーダ３に
印加することによりメモリセルアレイ１内の任意
のメモリセルに１ビツトずつランダムアクセス動
作を行なうことができる。
して説明する。まず、シリアルリード動作に関連
する各回路を起動するためシリアルリード信号
SRが時刻t0で低レベルにされ、ワードデコーダ
２にローアドレスRAが入力される。これによ
り、時刻t1において１本のワード線WLが選択さ
れ該ワード線WLにワード線選択信号が印加され
て各メモリMC0，……，MC511の記憶データがそ
れぞれビツト線BL0，……，BL511に出力される。
時刻t2においてクロツクφsが高レベルとされトラ
ンジスタQ0，……，Q511がすべてオンとなる。
これにより、各メモリセルMC0，……，MC511か
らの読み出しデータがシフトレジスタ５に並列に
セツトされる。以後、シフトレジスタ５にシフト
クロツクを印加して該シフトレジスタ５を
順次シフトすることにより、各メモリセルMC0，
……，MC511の記憶データが直列出力データ
Dout(s)として順次出力される。また、このよう
な直列出力データDout(s)が出力されている間に、
ローアドレスストローブ信号およびコラム
アドレスストローブ信号をそれぞれ低レベ
ルとしローアドレスおよびコラムアドレスをそれ
ぞれワードデコーダ２およびコラムデコーダ３に
印加することによりメモリセルアレイ１内の任意
のメモリセルに１ビツトずつランダムアクセス動
作を行なうことができる。
ところが、上述の従来形のビデオRAMにおい
ては、１本のワード線に接続されたメモリセルか
らシリアルリードを行なう場合、必ずビツト線
BL0に接続されたメモリセルから読み出され、任
意のビツト、したがつて１ページ以内の任意の番
地からシリアルリードを行なうことが不可能であ
るという不都合があつた。
ては、１本のワード線に接続されたメモリセルか
らシリアルリードを行なう場合、必ずビツト線
BL0に接続されたメモリセルから読み出され、任
意のビツト、したがつて１ページ以内の任意の番
地からシリアルリードを行なうことが不可能であ
るという不都合があつた。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑
み、シリアル読み出しまたはシリアル書き込みが
可能な半導体記憶装置において、各ビツト線に対
応するラツチ回路とこのラツチ回路に対するデー
タの入出力を制御するシフトレジスタとを用いる
という構想に基づき、任意の番地からシリアルリ
ードまたはシリアルライト動作を行なうことがで
きるようにすることを目的とする。
み、シリアル読み出しまたはシリアル書き込みが
可能な半導体記憶装置において、各ビツト線に対
応するラツチ回路とこのラツチ回路に対するデー
タの入出力を制御するシフトレジスタとを用いる
という構想に基づき、任意の番地からシリアルリ
ードまたはシリアルライト動作を行なうことがで
きるようにすることを目的とする。
（問題点を解決するための手段）
本発明によれば、各々ビツト線とワード線の交
点部に配設された複数のメモリセルを有するメモ
リセルアレイ、各ビツト線に対応して設けられた
複数のデータラツチ回路、前記複数のデータラツ
チ回路に保持された複数ビツトのデータの内の出
力開始ビツトを指定するアドレスをデコードする
デコーダ、各ビツト線と対応データラツチ回路間
の並列データ転送を制御する第１のゲート手段、
前記デコーダの出力をプリセツトが可能なシフト
レジスタ、前記複数のデータラツチ回路の各々と
第１及び第２のデータバスとの間にされ該シフト
レジスタの対応段出力によつて順次開閉される第
２及び第３のゲート手段を具備し、前記第３のゲ
ート手段は前記第２のゲート手段よりも遅れて開
閉制御されてなり、該シフトレジスタのプリセツ
ト状態に応じて前記データラツチ回路に保持され
たデータの任意の開始ビツトから前記データバス
に対して直列データを入出力することを特徴とす
る半導体記憶装置が提供される。
点部に配設された複数のメモリセルを有するメモ
リセルアレイ、各ビツト線に対応して設けられた
複数のデータラツチ回路、前記複数のデータラツ
チ回路に保持された複数ビツトのデータの内の出
力開始ビツトを指定するアドレスをデコードする
デコーダ、各ビツト線と対応データラツチ回路間
の並列データ転送を制御する第１のゲート手段、
前記デコーダの出力をプリセツトが可能なシフト
レジスタ、前記複数のデータラツチ回路の各々と
第１及び第２のデータバスとの間にされ該シフト
レジスタの対応段出力によつて順次開閉される第
２及び第３のゲート手段を具備し、前記第３のゲ
ート手段は前記第２のゲート手段よりも遅れて開
閉制御されてなり、該シフトレジスタのプリセツ
ト状態に応じて前記データラツチ回路に保持され
たデータの任意の開始ビツトから前記データバス
に対して直列データを入出力することを特徴とす
る半導体記憶装置が提供される。
（作用）
本発明においては、例えば１本のワード線に接
続されたメモリセルの読み出しデータを各ラツチ
回路に一時記憶しておき、これらの記憶されたデ
ータのどれを出力するか、その番地を決めるリン
グカウンタ形式のシフトレジスタによつて各ラツ
チ回路に記憶されたデータが順次直列にデータバ
スに出力されるよう制御される。そして、シフト
レジスタには例えばコラムデコーダ等によつて読
み出し開始ビツトのデータがプリセツトされてお
り該開始ビツトから読み出しが行なわれる。
続されたメモリセルの読み出しデータを各ラツチ
回路に一時記憶しておき、これらの記憶されたデ
ータのどれを出力するか、その番地を決めるリン
グカウンタ形式のシフトレジスタによつて各ラツ
チ回路に記憶されたデータが順次直列にデータバ
スに出力されるよう制御される。そして、シフト
レジスタには例えばコラムデコーダ等によつて読
み出し開始ビツトのデータがプリセツトされてお
り該開始ビツトから読み出しが行なわれる。
（実施例）
以下、図面により本発明の実施例を説明する。
第１図は、本発明の１実施例に係わるビデオ
RAMの概略を示す。同図のビデオRAMは、第
９図のビデオRAMと同様のメモリセルアレイ
１、ワードデコーダ２、コラムデコーダ３、入出
力ゲート４および各ビツト線BL0，……，BL511
に接続されたゲート用トランジスタQ0，……，
Q511の他に、これらの各トランジスタQ0，……，
Q511を介して各ビツト線に接続されたラツチ回路
DL0，……DL511，リングカウンタ形式のシフト
レジスタ６、第２のコラムデコーダ７、および各
ラツチ回路DL0，……，DL511に接続されシフト
レジスタ６によつて制御されるトランジスタ
QA0，……，QA511を具備する。シフトレジスタ６
は、回路段SR0，……，SR511を有し、これらの
各回路段SR0，……，SR511の出力がトランジス
タQA0，……，QA511のゲートに接続されている。
また、各トランジスタQA0，……，QA511のドレイ
ンまたはソースはデータバスDBに接続されてい
る。さらに、シフトレジスタ６の各回路段SR0，
……，SR511はコラムデコーダ７からプリセツト
できるようになつている。
第１図は、本発明の１実施例に係わるビデオ
RAMの概略を示す。同図のビデオRAMは、第
９図のビデオRAMと同様のメモリセルアレイ
１、ワードデコーダ２、コラムデコーダ３、入出
力ゲート４および各ビツト線BL0，……，BL511
に接続されたゲート用トランジスタQ0，……，
Q511の他に、これらの各トランジスタQ0，……，
Q511を介して各ビツト線に接続されたラツチ回路
DL0，……DL511，リングカウンタ形式のシフト
レジスタ６、第２のコラムデコーダ７、および各
ラツチ回路DL0，……，DL511に接続されシフト
レジスタ６によつて制御されるトランジスタ
QA0，……，QA511を具備する。シフトレジスタ６
は、回路段SR0，……，SR511を有し、これらの
各回路段SR0，……，SR511の出力がトランジス
タQA0，……，QA511のゲートに接続されている。
また、各トランジスタQA0，……，QA511のドレイ
ンまたはソースはデータバスDBに接続されてい
る。さらに、シフトレジスタ６の各回路段SR0，
……，SR511はコラムデコーダ７からプリセツト
できるようになつている。
第１図のビデオRAMにおいては、第２図に示
すように、時刻t0においてシリアルリード信号
SRが低レベルとなり、かつローアドレスRAが印
加される。時刻t1において、ローアドレスストロ
ーブ信号が低レベルとなるとローアドレス
RAがワードデコーダ２に入力され選択ワード線
WLに例えば高レベルのワード線選択信号が印加
される。これにより、ワード線WLに接続れさた
各メモリセルMC0，……，MC511からのデータが
読み出され各ビツト線BL0，……，BL511に出力
される。そして、時刻t2においてクロツクφsが高
レベルとなりトランジスタQ0，……，Q511がオ
ンとされる。これにより、各メモリセルMC0，
……，MC511からの読み出し信号がビツト線
BL0，……，BL511を介してそれぞれラツチDL0，
……，DL511にセツトされる。一方、例えば時刻
t3にコラムアドレスストローブ信号が低レベ
ルとされコラムデコーダ７にコラムアドレスCA
が入力される。コラムデコーダ７はこのコラムア
ドレスCAをデコードしその結果に応じてシフト
レジスタ６の１つの回路段例えばSRiを例えば
“１”にセツトする。これにより、当初トランジ
スタQAiがオンとされ、ラツチDLiに記憶された
メモリセルMCiからの読み出しデータがデータバ
スDBを介して直列出力データDout(s)として出力
される。シフトレジスタ６は、第２図に示すシリ
アルクロツクによつて順次シフトされるか
ら、次に回路段SRi+1の出力が高レベルとなりト
ランジスタQAi+1がオンとなつてラツチDLi+1の内
容が出力される。このようにして、順次各ラツチ
に記憶されたデータが直列に出力される。すなわ
ち、第１図のビデオRAMにおいては、コラムデ
コーダ７によつて指定される読み出し開始ビツト
から順次シリアルリードを行なうことが可能とな
り、また読み出し開始ビツトはコラムデコーダ７
に入力されるコラムアドレスCAによつて任意に
選択することができる。
すように、時刻t0においてシリアルリード信号
SRが低レベルとなり、かつローアドレスRAが印
加される。時刻t1において、ローアドレスストロ
ーブ信号が低レベルとなるとローアドレス
RAがワードデコーダ２に入力され選択ワード線
WLに例えば高レベルのワード線選択信号が印加
される。これにより、ワード線WLに接続れさた
各メモリセルMC0，……，MC511からのデータが
読み出され各ビツト線BL0，……，BL511に出力
される。そして、時刻t2においてクロツクφsが高
レベルとなりトランジスタQ0，……，Q511がオ
ンとされる。これにより、各メモリセルMC0，
……，MC511からの読み出し信号がビツト線
BL0，……，BL511を介してそれぞれラツチDL0，
……，DL511にセツトされる。一方、例えば時刻
t3にコラムアドレスストローブ信号が低レベ
ルとされコラムデコーダ７にコラムアドレスCA
が入力される。コラムデコーダ７はこのコラムア
ドレスCAをデコードしその結果に応じてシフト
レジスタ６の１つの回路段例えばSRiを例えば
“１”にセツトする。これにより、当初トランジ
スタQAiがオンとされ、ラツチDLiに記憶された
メモリセルMCiからの読み出しデータがデータバ
スDBを介して直列出力データDout(s)として出力
される。シフトレジスタ６は、第２図に示すシリ
アルクロツクによつて順次シフトされるか
ら、次に回路段SRi+1の出力が高レベルとなりト
ランジスタQAi+1がオンとなつてラツチDLi+1の内
容が出力される。このようにして、順次各ラツチ
に記憶されたデータが直列に出力される。すなわ
ち、第１図のビデオRAMにおいては、コラムデ
コーダ７によつて指定される読み出し開始ビツト
から順次シリアルリードを行なうことが可能とな
り、また読み出し開始ビツトはコラムデコーダ７
に入力されるコラムアドレスCAによつて任意に
選択することができる。
第３図は、第１図のビデオRAMにおけるシフ
トレジスタ６の詳細な回路の１例を示す。同図の
シフトレジスタは本出願人により先に出願された
特願昭58−172096号（特開昭60−66396号）に記
載されたものであり、各回路段が３個のトランジ
スタと１個のコンデンサのみの簡単な回路によつ
て構成されるものであるが、その詳細な説明は省
略する。なお、信号φ0およびφ1は２相のクロツ
クパルスであり、例えば前述のシリアルクロツク
SRCより周知の回路技術を用いることによつて
作成することができるものである。
トレジスタ６の詳細な回路の１例を示す。同図の
シフトレジスタは本出願人により先に出願された
特願昭58−172096号（特開昭60−66396号）に記
載されたものであり、各回路段が３個のトランジ
スタと１個のコンデンサのみの簡単な回路によつ
て構成されるものであるが、その詳細な説明は省
略する。なお、信号φ0およびφ1は２相のクロツ
クパルスであり、例えば前述のシリアルクロツク
SRCより周知の回路技術を用いることによつて
作成することができるものである。
第４図は、本発明の他の実施例に係わるビデオ
RAMの概略を示す。同図のビデオRAMにおい
ては、第１図のビデオRAMにおけるデータバス
DBを介してシリアル読み出しを行なうのみなら
ず、該データバスにシリアル入力データDin(s)を
入力することによりシリアルデータの書き込みが
できるようにされている。すなわち、コラムデコ
ーダ７によつてセツトされた回路段からシフトレ
ジスタ６がシフト動作を行ない、このシフトレジ
スタ６の各回路段の出力によつて対応するゲート
用トランジスタQA0，……，QA511が指定されたも
のから順次オンとなり入力データDin(s)を順次各
ラツチに書き込む。その後クロツクφSを例えば高
レベルとしてトランジスタQ0，……，Q511をオ
ンとすることにより各ラツチDL0，……，DL511
に一時記憶されたデータが選択ワード線WLに接
続されたメモリセルMC0，……，MC511に並列的
に書き込まれる。このようにして、任意のビツト
から直列にデータを入力することにより書き込み
動作を行なうことができる。
RAMの概略を示す。同図のビデオRAMにおい
ては、第１図のビデオRAMにおけるデータバス
DBを介してシリアル読み出しを行なうのみなら
ず、該データバスにシリアル入力データDin(s)を
入力することによりシリアルデータの書き込みが
できるようにされている。すなわち、コラムデコ
ーダ７によつてセツトされた回路段からシフトレ
ジスタ６がシフト動作を行ない、このシフトレジ
スタ６の各回路段の出力によつて対応するゲート
用トランジスタQA0，……，QA511が指定されたも
のから順次オンとなり入力データDin(s)を順次各
ラツチに書き込む。その後クロツクφSを例えば高
レベルとしてトランジスタQ0，……，Q511をオ
ンとすることにより各ラツチDL0，……，DL511
に一時記憶されたデータが選択ワード線WLに接
続されたメモリセルMC0，……，MC511に並列的
に書き込まれる。このようにして、任意のビツト
から直列にデータを入力することにより書き込み
動作を行なうことができる。
第５図は、本発明のさらに他の実施例に係わる
ビデオRAMを示す。同図のビデオRAMは、第
１図のビデオRAMに書き込み専用のデータバス
DB（）およびこのデータバスDB（）と各ラ
ツチDL0，……，DL511との間に書き込みゲート
用のトランジスタQB0，……，QB511を追加したも
のである。そして、同じラツチに接続された各々
１対のトランジスタQA0およびQB0，……，QA511
およびQB511はそれぞれシフトレジスタ６の回路
段SR0，……，SR511の出力によつて制御される。
その他の部分は第１図のビデオRAMと同じであ
る。
ビデオRAMを示す。同図のビデオRAMは、第
１図のビデオRAMに書き込み専用のデータバス
DB（）およびこのデータバスDB（）と各ラ
ツチDL0，……，DL511との間に書き込みゲート
用のトランジスタQB0，……，QB511を追加したも
のである。そして、同じラツチに接続された各々
１対のトランジスタQA0およびQB0，……，QA511
およびQB511はそれぞれシフトレジスタ６の回路
段SR0，……，SR511の出力によつて制御される。
その他の部分は第１図のビデオRAMと同じであ
る。
第５図のビデオRAMにおいては、各ラツチ
DL0，……，DL511を介してシリアルリードおよ
びシリアルライト動作を並行して行なうことがで
きる。すなわち、シフトレジスタ６によつて例え
ばトランジスタQAiから順次QAi+1，……，QA511，
QA0，……がオンとされ、各ラツチDLi，DLi+1，
……，DL511，DL0，……からの読み出しデータ
が順次読出用データバスDB（０）を介して直列
出力される。シフトレジスタ６の各回路段の２つ
の出力は書き込みゲート用トランジスタQBi，
QBi+1，……に供給されるものが出み出しゲート
用トランジスタQAi，QAi+1……に供給されるもの
より若干遅延して出力されるようになつている。
例えば回路段SRiにおいてはトランジスタQAiの
ゲートに供給される信号SS0iが先に出力され若干
遅延してトランジスタQBiのゲートに供給される
信号SSriが出力される。したがつて、各トランジ
スタQBi，QBi+1，……はトランジスタQAi，QAi+1
……よりやや遅れてオンとなり、対応のラツチ
DLi，DLi+1，……から先ずデータ読み出しが行
なわた後データバスDB（）からデータ書き込
みが直列的に行なわれる。このようにして、並列
的にシリアルリード動作およびシリアルライト動
作を行なうことが可能になる。
DL0，……，DL511を介してシリアルリードおよ
びシリアルライト動作を並行して行なうことがで
きる。すなわち、シフトレジスタ６によつて例え
ばトランジスタQAiから順次QAi+1，……，QA511，
QA0，……がオンとされ、各ラツチDLi，DLi+1，
……，DL511，DL0，……からの読み出しデータ
が順次読出用データバスDB（０）を介して直列
出力される。シフトレジスタ６の各回路段の２つ
の出力は書き込みゲート用トランジスタQBi，
QBi+1，……に供給されるものが出み出しゲート
用トランジスタQAi，QAi+1……に供給されるもの
より若干遅延して出力されるようになつている。
例えば回路段SRiにおいてはトランジスタQAiの
ゲートに供給される信号SS0iが先に出力され若干
遅延してトランジスタQBiのゲートに供給される
信号SSriが出力される。したがつて、各トランジ
スタQBi，QBi+1，……はトランジスタQAi，QAi+1
……よりやや遅れてオンとなり、対応のラツチ
DLi，DLi+1，……から先ずデータ読み出しが行
なわた後データバスDB（）からデータ書き込
みが直列的に行なわれる。このようにして、並列
的にシリアルリード動作およびシリアルライト動
作を行なうことが可能になる。
第６図は、本発明のさらに他の実施例に係わる
ビデオRAMを示す。同図のビデオRAMにおい
ては、第５図のものと同様に読み出しゲート用ト
ランジスタQA0，……，QA511、読み出し用データ
バスDB（０）、書き込みゲート用トランジスタ
QB0，……，QB511、および書き込み用データバス
DB（）を有する。但し、シフトレジスタ６の
各回路段の出力は１系統であり、１つの回路段例
えばSRi+1の出力SSi+1が対応するラツチDLi+1に
接続された読み出しゲート用トランジスタQAi+1
および前段のラツチDLiに対応する書き込みゲー
ト用トランジスタQBiとに接続されている。その
他の部分は第５図のビデオRAMと同じである。
ビデオRAMを示す。同図のビデオRAMにおい
ては、第５図のものと同様に読み出しゲート用ト
ランジスタQA0，……，QA511、読み出し用データ
バスDB（０）、書き込みゲート用トランジスタ
QB0，……，QB511、および書き込み用データバス
DB（）を有する。但し、シフトレジスタ６の
各回路段の出力は１系統であり、１つの回路段例
えばSRi+1の出力SSi+1が対応するラツチDLi+1に
接続された読み出しゲート用トランジスタQAi+1
および前段のラツチDLiに対応する書き込みゲー
ト用トランジスタQBiとに接続されている。その
他の部分は第５図のビデオRAMと同じである。
第６図のビデオRAMにおいては、１つのラツ
チ例えばDLi+1からのデータ読み出しとその前段
のラツチ例えばDLiへのデータ書き込みとが同時
に行なわれ、したがつてシリアルライト動作のタ
イミングがシリアルリード動作のタイミングより
１クロツク周期分遅れて行なわれるが、シフトレ
ジスタ６の各回路段の出力が１系統でよいから第
５図のものに比べて回路が簡単になる。
チ例えばDLi+1からのデータ読み出しとその前段
のラツチ例えばDLiへのデータ書き込みとが同時
に行なわれ、したがつてシリアルライト動作のタ
イミングがシリアルリード動作のタイミングより
１クロツク周期分遅れて行なわれるが、シフトレ
ジスタ６の各回路段の出力が１系統でよいから第
５図のものに比べて回路が簡単になる。
第７図は、本発明のさらに他の実施例に係わる
ビデオRAMを示す。同図のビデオRAMはシフ
トレジスタ８の段数が前述の各実施例におけるビ
デオRAMのものの半分になつており、１つの回
路段の出力によつて連続する２ビツト分の読み出
しゲート用トランジスタを制御している。また、
シリアルデータ出力用データバスは２系統のもの
DB0，DB1が設けられ、これらのデータバス
DB0，DB1の一方を選択するための選択回路１０
が設けられている。シフトレジスタ８にデータの
プリセツトを行なうためのコラムデコーダ１０は
前述のコラムアドレスCAの下位１ビツトを除い
た信号を受け、シフトレジスタ８の256の回路段
のうちの例えば１つを高レベルにセツトする。シ
フトレジスタ８は、例えば前述の各実施例におけ
るシリアルリードクロツクを２分周したク
ロツクによつてシフト制御される。また、選択回
路９にコラム選択信号CLを印加するコラムデコ
ーダ１１は、シフトレジスタ８に印加されるシフ
トクロツクと同様の信号である。したがつて、コ
ラムデコーダ１１はシリアルリードクロツク
SRCを２分周するフリツプフロツプ等によつて
構成される。
ビデオRAMを示す。同図のビデオRAMはシフ
トレジスタ８の段数が前述の各実施例におけるビ
デオRAMのものの半分になつており、１つの回
路段の出力によつて連続する２ビツト分の読み出
しゲート用トランジスタを制御している。また、
シリアルデータ出力用データバスは２系統のもの
DB0，DB1が設けられ、これらのデータバス
DB0，DB1の一方を選択するための選択回路１０
が設けられている。シフトレジスタ８にデータの
プリセツトを行なうためのコラムデコーダ１０は
前述のコラムアドレスCAの下位１ビツトを除い
た信号を受け、シフトレジスタ８の256の回路段
のうちの例えば１つを高レベルにセツトする。シ
フトレジスタ８は、例えば前述の各実施例におけ
るシリアルリードクロツクを２分周したク
ロツクによつてシフト制御される。また、選択回
路９にコラム選択信号CLを印加するコラムデコ
ーダ１１は、シフトレジスタ８に印加されるシフ
トクロツクと同様の信号である。したがつて、コ
ラムデコーダ１１はシリアルリードクロツク
SRCを２分周するフリツプフロツプ等によつて
構成される。
第７図のビデオRAMにおいては、前述と同様
にして各ラツチDL0，……，DL511に各メモリセ
ルMC0，……，MC211からのデータが書き込まれ
る。そして、コラムデコーダ１０によつて指定さ
れたシフトレジスタ８の回路段の出力によつて隣
接する２つのラツチがデータバスDB0，および
DB1に接続される。例えば回路段SRiの出力が高
レベルであるものとすると、トランジスタQAiお
よびQAi+1が共にオンとなり、ラツチDLiおよび
DLi+1への出力がそれぞれデータバスDB0および
DB1に転送される。選択回路９は、これらのデー
タバスDB0およびDB1に出力された読み出し信号
をコラムデコーダ１１からの制御信号CLによつ
て順次出力データDout(s)として選択出力する。
この実施例によれば、シフトレジスタ８の動作速
度を前述の各実施例のものの半分とすることがで
きるから、特に、高速読み出しを行なう場合にも
シフトレジスタの動作速度に余裕が生じ回路の信
頼性を高め価格を低下させることができる。
にして各ラツチDL0，……，DL511に各メモリセ
ルMC0，……，MC211からのデータが書き込まれ
る。そして、コラムデコーダ１０によつて指定さ
れたシフトレジスタ８の回路段の出力によつて隣
接する２つのラツチがデータバスDB0，および
DB1に接続される。例えば回路段SRiの出力が高
レベルであるものとすると、トランジスタQAiお
よびQAi+1が共にオンとなり、ラツチDLiおよび
DLi+1への出力がそれぞれデータバスDB0および
DB1に転送される。選択回路９は、これらのデー
タバスDB0およびDB1に出力された読み出し信号
をコラムデコーダ１１からの制御信号CLによつ
て順次出力データDout(s)として選択出力する。
この実施例によれば、シフトレジスタ８の動作速
度を前述の各実施例のものの半分とすることがで
きるから、特に、高速読み出しを行なう場合にも
シフトレジスタの動作速度に余裕が生じ回路の信
頼性を高め価格を低下させることができる。
第８図は、本発明のさらに他の実施例に係わる
ビデオRAMを示す。同図のビデオRAMは、第
１図のビデオRAMにおけるシリアルアクセス用
のコラムデコーダ７をランダムアクセス用のコラ
ムデコーダ３と共用したものである。このため、
第８図においては、コラムデコーダ３とシフトレ
ジスタ６の各回路段SR0，……，SR511の入力と
の間にゲート用トランジスタQCO，……，QC511が
設けられ、これらのトランジスタは例えばラツチ
DL0，……，DL511に並列にデータをセツトする
ためのトランジスタQ0，……，Q511を制御する
クロツクと同じクロツクパルスφSによつて制御さ
れる。
ビデオRAMを示す。同図のビデオRAMは、第
１図のビデオRAMにおけるシリアルアクセス用
のコラムデコーダ７をランダムアクセス用のコラ
ムデコーダ３と共用したものである。このため、
第８図においては、コラムデコーダ３とシフトレ
ジスタ６の各回路段SR0，……，SR511の入力と
の間にゲート用トランジスタQCO，……，QC511が
設けられ、これらのトランジスタは例えばラツチ
DL0，……，DL511に並列にデータをセツトする
ためのトランジスタQ0，……，Q511を制御する
クロツクと同じクロツクパルスφSによつて制御さ
れる。
第８図のビデオRAMにおいては、シリアルリ
ード動作を行なう場合には、前述と同様にクロツ
クφSを例えば高レベルとすることによつてトラン
ジスタQ0，……，Q511をオンとし、選択ワード
線WLに接続されたメモリセルMC0，……，
MC511からの読み出しデータを各ラツチDL0，…
…，DL511にセツトする。そして、同じクロツク
パルスφSによつてトランジスタQCO，……，QC511
がオンとされコラムデコーダ３からのデータによ
つてシフトレジスタ６のいずれかの回路段が例え
ば“１”にセツトされる。これにより、以後シフ
トレジスタ６のシフト動作に応じて各ラツチから
のデータが直列に出力される。これに対して、シ
リアルリード動作を行なわない場合には、クロツ
クパルスφSが高レベルとされないため各トランジ
スタQCO，……，QC511がオフとなつており、コラ
ムデコーダ３とシフトレジスタ６とが切り離され
ている。また、トランジスタQ0，……，Q511も
オフであるから、各ラツチDL0，……，DL511も
入出力ゲート４、したがつてビツト線BL0，…
…，BL511から切り離されている。したがつて、
コラムデコーダ３に入力されたコラムアドレス信
号によつて入出力ゲート４が制御され、選択ワー
ド線WLに接続されたメモリセルのうちコラムデ
コーダにより選択されたメモリセルに対してラン
ダムアクセスが行なわれる。なお、コラムデコー
ダ３に入力されるコラムアドレス信号はシフトレ
ジスタ６をプリセツトするためのものとメモリセ
ルアレイ１にランダムアクセスを行なうためのも
のとが時分割的に入力される。この実施例によれ
ば、シリアルアクセスのために特別にコラムデコ
ーダを設ける必要がなく回路構成が簡単になる。
ード動作を行なう場合には、前述と同様にクロツ
クφSを例えば高レベルとすることによつてトラン
ジスタQ0，……，Q511をオンとし、選択ワード
線WLに接続されたメモリセルMC0，……，
MC511からの読み出しデータを各ラツチDL0，…
…，DL511にセツトする。そして、同じクロツク
パルスφSによつてトランジスタQCO，……，QC511
がオンとされコラムデコーダ３からのデータによ
つてシフトレジスタ６のいずれかの回路段が例え
ば“１”にセツトされる。これにより、以後シフ
トレジスタ６のシフト動作に応じて各ラツチから
のデータが直列に出力される。これに対して、シ
リアルリード動作を行なわない場合には、クロツ
クパルスφSが高レベルとされないため各トランジ
スタQCO，……，QC511がオフとなつており、コラ
ムデコーダ３とシフトレジスタ６とが切り離され
ている。また、トランジスタQ0，……，Q511も
オフであるから、各ラツチDL0，……，DL511も
入出力ゲート４、したがつてビツト線BL0，…
…，BL511から切り離されている。したがつて、
コラムデコーダ３に入力されたコラムアドレス信
号によつて入出力ゲート４が制御され、選択ワー
ド線WLに接続されたメモリセルのうちコラムデ
コーダにより選択されたメモリセルに対してラン
ダムアクセスが行なわれる。なお、コラムデコー
ダ３に入力されるコラムアドレス信号はシフトレ
ジスタ６をプリセツトするためのものとメモリセ
ルアレイ１にランダムアクセスを行なうためのも
のとが時分割的に入力される。この実施例によれ
ば、シリアルアクセスのために特別にコラムデコ
ーダを設ける必要がなく回路構成が簡単になる。
（発明の効果）
このように、本発明によれば、選択ワード線に
接続された複数ビツトのメモリセルのうち指定さ
れた任意のメモリセルからシリアルリード動作お
よびシリアルライト動作を行なうことが可能とな
り、ビデオRAMに対するより高度な要求に対処
することが可能となる。
接続された複数ビツトのメモリセルのうち指定さ
れた任意のメモリセルからシリアルリード動作お
よびシリアルライト動作を行なうことが可能とな
り、ビデオRAMに対するより高度な要求に対処
することが可能となる。
さらに、本発明によれば、例えば、シリアルリ
ード動作を行うとき、アドレスのデコードは１回
で済むことになるため、動作を高速化することが
できる。
ード動作を行うとき、アドレスのデコードは１回
で済むことになるため、動作を高速化することが
できる。
第１図は本発明の１実施例に係わるビデオ
RAMの構成を示すブロツク回路図、第２図は第
１図のビデオRAMの動作を説明するための波形
図、第３図は第１図のビデオRAMに用いられて
いるシフトレジスタの詳細な構成を示す電気回路
図、第４図から第８図まではそれぞれ本発明のさ
らに他の実施例に係わるビデオRAMを示すブロ
ツク回路図、第９図は従来形のビデオRAMの構
成を示すブロツク回路図、そして第１０図は第９
図のビデオRAMの動作を説明するための波形図
である。 １……メモリセルアレイ、２……ワードデコー
ダ、３，７，１０，１１……コラムデコーダ、４
……入出力ゲート、５，６，８……シフトレジス
タ、９……選択回路、MC0，……，MC511……メ
モリセル、BL0，……，BL511……ビツト線、
WL……ワード線、DL0，……，DL511……ラツ
チ、Q0，……，Q511，QA0，……，QA511，QB0，
……，QB511，QC0，……，QC511……トランジス
タ。
RAMの構成を示すブロツク回路図、第２図は第
１図のビデオRAMの動作を説明するための波形
図、第３図は第１図のビデオRAMに用いられて
いるシフトレジスタの詳細な構成を示す電気回路
図、第４図から第８図まではそれぞれ本発明のさ
らに他の実施例に係わるビデオRAMを示すブロ
ツク回路図、第９図は従来形のビデオRAMの構
成を示すブロツク回路図、そして第１０図は第９
図のビデオRAMの動作を説明するための波形図
である。 １……メモリセルアレイ、２……ワードデコー
ダ、３，７，１０，１１……コラムデコーダ、４
……入出力ゲート、５，６，８……シフトレジス
タ、９……選択回路、MC0，……，MC511……メ
モリセル、BL0，……，BL511……ビツト線、
WL……ワード線、DL0，……，DL511……ラツ
チ、Q0，……，Q511，QA0，……，QA511，QB0，
……，QB511，QC0，……，QC511……トランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ 各々ビツト線とワード線の交点部に配設され
た複数のメモリセルを有するメモリセルアレイ、
各ビツト線に対応して設けられた複数のデータラ
ツチ回路、前記複数のデータラツチ回路に保持さ
れた複数ビツトのデータの内の出力開始ビツトを
指定するアドレスをデコードするデコーダ、各ビ
ツト線と対応データラツチ回路間の並列データ転
送を制御する第１のゲート手段、前記デコーダの
出力をプリセツトが可能なシフトレジスタ、前記
複数のデータラツチ回路の各々と第１及び第２の
データバスとの間にされ該シフトレジスタの対応
段出力によつて順次開閉される第２及び第３のゲ
ート手段を具備し、前記第３のゲート手段は前記
第２のゲート手段よりも遅れて開閉制御されてな
り、該シフトレジスタのプリセツト状態に応じて
前記データラツチ回路に保持されたデータの任意
の開始ビツトから前記データバスに対して直列デ
ータを入出力することを特徴とする半導体記憶装
置。 ２ 各々ビツト線とワード線の交点部に配設され
た複数のメモリセルを有するメモリセルアレイ、
各ビツト線に対応して設けられた複数のデータラ
ツチ回路、前記複数のデータラツチ回路に保持さ
れた複数ビツトのデータの内の出力開始ビツトを
指定するアドレスをデコードするデコーダ、各ビ
ツト線と対応データラツチ回路間の並列データ転
送を制御する第１のゲート手段、前記デコーダの
出力をプリセツトが可能なシフトレジスタ、それ
ぞれの前記データラツチ回路が第１或いは第２の
データバスに接続される経路間に接続された第２
のゲート手段と、前記第１又は第２のデータバス
の一方を選択するセレクト回路とを具備し、前記
第１及び第２のデータバスに接続された１組の前
記第２のゲート手段は、共通に該シフトレジスタ
のプリセツト状態に応じて順次開閉され、前記デ
ータラツチ回路に保持されたデータの任意の開始
ビツトから前記第１及び第２のデータバスへ出力
された直列データを前記セレクト回路で切り換え
て出力することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165635A JPS6145276A (ja) | 1984-08-09 | 1984-08-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165635A JPS6145276A (ja) | 1984-08-09 | 1984-08-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6145276A JPS6145276A (ja) | 1986-03-05 |
| JPH0469390B2 true JPH0469390B2 (ja) | 1992-11-06 |
Family
ID=15816105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165635A Granted JPS6145276A (ja) | 1984-08-09 | 1984-08-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145276A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4449199A (en) * | 1980-11-12 | 1984-05-15 | Diasonics Cardio/Imaging, Inc. | Ultrasound scan conversion and memory system |
-
1984
- 1984-08-09 JP JP59165635A patent/JPS6145276A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6145276A (ja) | 1986-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |