JPH0255878B2 - - Google Patents
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- JPH0255878B2 JPH0255878B2 JP59188891A JP18889184A JPH0255878B2 JP H0255878 B2 JPH0255878 B2 JP H0255878B2 JP 59188891 A JP59188891 A JP 59188891A JP 18889184 A JP18889184 A JP 18889184A JP H0255878 B2 JPH0255878 B2 JP H0255878B2
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- word
- data
- cell block
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体記憶装置に関し、特にマイク
ロプロセツサ等と接続して用いられ、単一のアド
レス信号入力により１つの命令コード等を構成す
る複数ワードのデータを連続して自動的に読み出
すことができるようにした半導体記憶装置に関す
る。
ロプロセツサ等と接続して用いられ、単一のアド
レス信号入力により１つの命令コード等を構成す
る複数ワードのデータを連続して自動的に読み出
すことができるようにした半導体記憶装置に関す
る。
（従来の技術）
従来、第５図に示すように、マイクロコンピユ
ータシステムはマイクロプロセツサ１とランダム
アクセスメモリ（以下単にRAMと称する）２と
を基本として構成されていた。そして、マイクロ
プロセツサ１が例えば８ビツトのデータを取扱う
いわゆる８ビツト型のものであるとし、RAM２
が例えば64Kバイトであるものとすると、RAM
２は例えば64Kワード×１ビツトのダイナミツク
ランダムアクセスメモリ装置（Ｄ−RAM）のメ
モリチツプ２−１，……，２−８によつて構成さ
れる。
ータシステムはマイクロプロセツサ１とランダム
アクセスメモリ（以下単にRAMと称する）２と
を基本として構成されていた。そして、マイクロ
プロセツサ１が例えば８ビツトのデータを取扱う
いわゆる８ビツト型のものであるとし、RAM２
が例えば64Kバイトであるものとすると、RAM
２は例えば64Kワード×１ビツトのダイナミツク
ランダムアクセスメモリ装置（Ｄ−RAM）のメ
モリチツプ２−１，……，２−８によつて構成さ
れる。
第５図の構成において、マイクロプロセツサ１
が命令を実行する場合には、まずRAM２に16ビ
ツトのアドレス信号と読み出し動作を指定する制
御信号を入力する。これらの信号に応じて、
RAM２から８ビツトのデータが読み出されてマ
イクロプロセツサ１に入力される。このようにし
て命令コードの読み出しが行なわれマイクロプロ
セツサ１において該命令コードに応じた処理が行
なわれる。
が命令を実行する場合には、まずRAM２に16ビ
ツトのアドレス信号と読み出し動作を指定する制
御信号を入力する。これらの信号に応じて、
RAM２から８ビツトのデータが読み出されてマ
イクロプロセツサ１に入力される。このようにし
て命令コードの読み出しが行なわれマイクロプロ
セツサ１において該命令コードに応じた処理が行
なわれる。
ところが、一般にマイクロプロセツサが一つの
命令を実行するためには複数バイトのデータを必
要とするからマイクロプロセツサ１からRAM２
を複数回アクセスする必要がある。そしてこれら
複数バイトのデータはアドレス的に、連続した場
合がほとんどである。例えば、第６図に示すよう
に３回のアクセスが行なわれ、各アクセスのたび
ごとに順次インクリメントされたアドレス信号３
EC２，３EC３，３EC４を入力し、これらのア
ドレス信号に応じて命令コードを構成するデータ
BB，０７，CDが読み出される。なお、ここで各
アドレスデータおよび命令コードは16進法により
表示されている。
命令を実行するためには複数バイトのデータを必
要とするからマイクロプロセツサ１からRAM２
を複数回アクセスする必要がある。そしてこれら
複数バイトのデータはアドレス的に、連続した場
合がほとんどである。例えば、第６図に示すよう
に３回のアクセスが行なわれ、各アクセスのたび
ごとに順次インクリメントされたアドレス信号３
EC２，３EC３，３EC４を入力し、これらのア
ドレス信号に応じて命令コードを構成するデータ
BB，０７，CDが読み出される。なお、ここで各
アドレスデータおよび命令コードは16進法により
表示されている。
第７図は、このような命令コードの読み出しを
行なう場合におけるRAM２の動作波形を示す。
同図に示すように、まず、それぞれ８ビツトのロ
ーアドレス３ＥおよびコラムアドレスＣ２が印加
され、ローアドレスストローブ信号および
コラムアドレスストローブ信号の立下りで
RAM２内に取り込まれる。これによつて、出力
データOUTとしてBBなるデータが読み出される。
次に、再びRAM２がアクセスされ８ビツトのロ
ーアドレス３Ｅおよび８ビツトのコラムアドレス
Ｃ３がそれぞれローアドレスストローブ信号
RASおよびコラムアドレスストローブ信号
の立下りでRAM２内に取り込まれる。これによ
り、読み出し動作が行なわれ出力データDOUTとし
て０７なるデータが読み出される。その後RAM
２がさらにアクセスされ、ローアドレスストロー
ブ信号およびコラムアドレスストローブ信
号の立下りでそれぞれローアドレス３Ｅお
よびコラムアドレスＣ４が取り込まれ出力データ
DOUTとしてCDなるデータが得られる。このよう
なアクセス動作により１つの命令を実行するのに
必要なデータが読み出されマイクロプロセツサに
よつて実行される。
行なう場合におけるRAM２の動作波形を示す。
同図に示すように、まず、それぞれ８ビツトのロ
ーアドレス３ＥおよびコラムアドレスＣ２が印加
され、ローアドレスストローブ信号および
コラムアドレスストローブ信号の立下りで
RAM２内に取り込まれる。これによつて、出力
データOUTとしてBBなるデータが読み出される。
次に、再びRAM２がアクセスされ８ビツトのロ
ーアドレス３Ｅおよび８ビツトのコラムアドレス
Ｃ３がそれぞれローアドレスストローブ信号
RASおよびコラムアドレスストローブ信号
の立下りでRAM２内に取り込まれる。これによ
り、読み出し動作が行なわれ出力データDOUTとし
て０７なるデータが読み出される。その後RAM
２がさらにアクセスされ、ローアドレスストロー
ブ信号およびコラムアドレスストローブ信
号の立下りでそれぞれローアドレス３Ｅお
よびコラムアドレスＣ４が取り込まれ出力データ
DOUTとしてCDなるデータが得られる。このよう
なアクセス動作により１つの命令を実行するのに
必要なデータが読み出されマイクロプロセツサに
よつて実行される。
ところが、上述の従来形においては、１つの命
令コードを読み出すのにその命令コードのバイト
数に相当する回数のアクセス動作を行なわなけれ
ばならず、マイクロプロセツサの処理速度がメモ
リアクセス動作によつてかなり遅くなるという不
都合があつた。
令コードを読み出すのにその命令コードのバイト
数に相当する回数のアクセス動作を行なわなけれ
ばならず、マイクロプロセツサの処理速度がメモ
リアクセス動作によつてかなり遅くなるという不
都合があつた。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑
み、マイクロコンピユータ等に用いられる半導体
記憶装置において、１つのアドレス入力により該
アドレスおよび該アドレスに続く単数または複数
のアドレスのデータの連続的な読出しまたは書込
みを可能とし、命令コード等の連続するデータの
読出しまたは書込みを高速化することを目的とす
る。
み、マイクロコンピユータ等に用いられる半導体
記憶装置において、１つのアドレス入力により該
アドレスおよび該アドレスに続く単数または複数
のアドレスのデータの連続的な読出しまたは書込
みを可能とし、命令コード等の連続するデータの
読出しまたは書込みを高速化することを目的とす
る。
（問題点を解決するための手段）
上述の問題点を解決するため、本発明によれ
ば、外部クロツク信号に同期してアドレス信号を
取り込み、該アドレス信号に対応する任意の番地
のデータ読出しまたは書込み動作を行なつた後、
前記クロツク信号とは別の外部クロツク信号を繰
返し変化させることにより、前記番地の後に順次
続く番地に対し、データ読出しまたは書込み動作
を前記繰返し変化に対応して順次行なうようにし
たことを特徴とする半導体記憶装置、 ワードアドレスおよびコラムアドレスが各々ロ
ーアドレスストローブ信号およびコラムアドレス
ストローブ信号の印加に応じて入力され、入力さ
れたワードアドレスおよびコラムアドレスで指定
される番地のデータ読出しまたは書込みが行なわ
れると共に、以後コラムアドレスストローブ信号
を順次再印加することにより前記番地に続く番地
のデータ読出しまたは書込みが行なわれることを
特徴とする半導体記憶装置、 複数のセルブロツクに分割されたメモリセルア
レイ、該メモリセルアレイの各セルブロツク対応
に設けられたワードデコーダ、およびアドレンイ
ンクリメント回路を有し、該メモリセルアレイの
あるセルブロツク内のワード線を指定するワード
アドレスが入力されたとき、該セルブロツクに対
応するワードデコーダには該ワードアドレスがそ
のまま入力され、他のワードデコーダには該ワー
ドアドレスをインクリメントしたワードアドレス
が入力されることを特徴とする半導体記憶装置、 複数のセルブロツクに分割されたメモリセルア
レイ、複数のデータバス、各セルブロツクに各コ
ラム対応に設けられ各々入力コラムアドレスに応
じて１つのセルブロツクにおいて該入力コラムア
ドレスに対応するビツト線から順次複数本のビツ
ト線を各データバスに接続するコラムデコーダユ
ニツト、およびコラムの一端部の複数のコラムア
ドレスに対して前記コラムデコーダユニツトと重
複して設けられた付加的コラムデコーダユニツト
であつて、該付加的コラムデコーダユニツトは同
一の入力コラムアドレスに応じて重複する前記コ
ラムデコーダユニツトによりデータバスに接続さ
れたビツト線の属するセルブロツクと別のセルブ
ロツクに属しコラム他端部に対応する単数または
複数のビツト線を残余のデータバスに順次接続す
ることを特徴とする半導体記憶装置、および 複数のセルブロツクに分割されたメモリセルア
レイ、該メモリセルアレイの各セルブロツク対応
に設けられたワードデコーダ、該メモリセルアレ
イのあるセルブロツク内のワード線を指定するワ
ードアドレスが入力されたとき該セルブロツクに
対応するワードデコーダには該ワードアドレスを
そのまま入力し他のワードデコーダには該ワード
アドレスをインクリメントしたワードアドレスを
入力するアドレスインクリメント回路、複数のデ
ータバス、各セルブロツクに共通に各コラム対応
に設けられ各入力コラムアドレスに応じて１つの
セルブロツクにおいて該入力コラムアドレスに対
応するビツト線から順次複数本のビツト線を各デ
ータバスに接続するコラムデコーダユニツト、お
よびコラムの一端部の複数のコラムアドレスに対
して前記コラムデコーダユニツトと重複して設け
られた付加的コラムデコーダユニツトであつて、
該付加的コラムデコーダユニツトは同一の入力コ
ラムアドレスに応じて重複する前記コラムデコー
ダユニツトによりデータバスに接続されたビツト
線の属するセルブロツクと別のセルブロツクに属
しコラム他端部に対応する単数または複数のビツ
ト線を残余のデータバスに順次接続することを特
徴とする半導体記憶装置が提供される。
ば、外部クロツク信号に同期してアドレス信号を
取り込み、該アドレス信号に対応する任意の番地
のデータ読出しまたは書込み動作を行なつた後、
前記クロツク信号とは別の外部クロツク信号を繰
返し変化させることにより、前記番地の後に順次
続く番地に対し、データ読出しまたは書込み動作
を前記繰返し変化に対応して順次行なうようにし
たことを特徴とする半導体記憶装置、 ワードアドレスおよびコラムアドレスが各々ロ
ーアドレスストローブ信号およびコラムアドレス
ストローブ信号の印加に応じて入力され、入力さ
れたワードアドレスおよびコラムアドレスで指定
される番地のデータ読出しまたは書込みが行なわ
れると共に、以後コラムアドレスストローブ信号
を順次再印加することにより前記番地に続く番地
のデータ読出しまたは書込みが行なわれることを
特徴とする半導体記憶装置、 複数のセルブロツクに分割されたメモリセルア
レイ、該メモリセルアレイの各セルブロツク対応
に設けられたワードデコーダ、およびアドレンイ
ンクリメント回路を有し、該メモリセルアレイの
あるセルブロツク内のワード線を指定するワード
アドレスが入力されたとき、該セルブロツクに対
応するワードデコーダには該ワードアドレスがそ
のまま入力され、他のワードデコーダには該ワー
ドアドレスをインクリメントしたワードアドレス
が入力されることを特徴とする半導体記憶装置、 複数のセルブロツクに分割されたメモリセルア
レイ、複数のデータバス、各セルブロツクに各コ
ラム対応に設けられ各々入力コラムアドレスに応
じて１つのセルブロツクにおいて該入力コラムア
ドレスに対応するビツト線から順次複数本のビツ
ト線を各データバスに接続するコラムデコーダユ
ニツト、およびコラムの一端部の複数のコラムア
ドレスに対して前記コラムデコーダユニツトと重
複して設けられた付加的コラムデコーダユニツト
であつて、該付加的コラムデコーダユニツトは同
一の入力コラムアドレスに応じて重複する前記コ
ラムデコーダユニツトによりデータバスに接続さ
れたビツト線の属するセルブロツクと別のセルブ
ロツクに属しコラム他端部に対応する単数または
複数のビツト線を残余のデータバスに順次接続す
ることを特徴とする半導体記憶装置、および 複数のセルブロツクに分割されたメモリセルア
レイ、該メモリセルアレイの各セルブロツク対応
に設けられたワードデコーダ、該メモリセルアレ
イのあるセルブロツク内のワード線を指定するワ
ードアドレスが入力されたとき該セルブロツクに
対応するワードデコーダには該ワードアドレスを
そのまま入力し他のワードデコーダには該ワード
アドレスをインクリメントしたワードアドレスを
入力するアドレスインクリメント回路、複数のデ
ータバス、各セルブロツクに共通に各コラム対応
に設けられ各入力コラムアドレスに応じて１つの
セルブロツクにおいて該入力コラムアドレスに対
応するビツト線から順次複数本のビツト線を各デ
ータバスに接続するコラムデコーダユニツト、お
よびコラムの一端部の複数のコラムアドレスに対
して前記コラムデコーダユニツトと重複して設け
られた付加的コラムデコーダユニツトであつて、
該付加的コラムデコーダユニツトは同一の入力コ
ラムアドレスに応じて重複する前記コラムデコー
ダユニツトによりデータバスに接続されたビツト
線の属するセルブロツクと別のセルブロツクに属
しコラム他端部に対応する単数または複数のビツ
ト線を残余のデータバスに順次接続することを特
徴とする半導体記憶装置が提供される。
（作 用）
上述のような手段を用いることにより、１つの
番地のアドレス指定に応じて連続するｎ本のビツ
ト線が同じ本数のデータバスに接続され、ｎビツ
トのデータが並列的に出力される。この並列読み
出しデータはシフトレジスタ等を用いることによ
り直列的に出力することもできる。また、データ
書き込みについても同様に１つの番地をアドレス
指定するだけでｎビツトの連続書き込みを行なう
ことができる。また、上述の手段において、終端
部のコラムがアドレス指定された場合には、同じ
コラムアドレスによつて始端部のコラムも同時に
指定される。但し、同じコラムアドレスによつて
選択される始端部のコラムデコーダは終端部のコ
ラムデコーダの指定するビツト線とは別のメモリ
セルブロツクのビツト線を指定し、かつこの別の
メモリセルブロツクのワードアドレスは終端部の
コラムデコーダによつて指定されたビツト線に対
応するメモリセルブロツクのワードアドレスをイ
ンクリメントした値となつているから、終端部の
コラムが指定された場合にも指定されたアドレス
から切れ目なくｎビツトのデータが出力される。
番地のアドレス指定に応じて連続するｎ本のビツ
ト線が同じ本数のデータバスに接続され、ｎビツ
トのデータが並列的に出力される。この並列読み
出しデータはシフトレジスタ等を用いることによ
り直列的に出力することもできる。また、データ
書き込みについても同様に１つの番地をアドレス
指定するだけでｎビツトの連続書き込みを行なう
ことができる。また、上述の手段において、終端
部のコラムがアドレス指定された場合には、同じ
コラムアドレスによつて始端部のコラムも同時に
指定される。但し、同じコラムアドレスによつて
選択される始端部のコラムデコーダは終端部のコ
ラムデコーダの指定するビツト線とは別のメモリ
セルブロツクのビツト線を指定し、かつこの別の
メモリセルブロツクのワードアドレスは終端部の
コラムデコーダによつて指定されたビツト線に対
応するメモリセルブロツクのワードアドレスをイ
ンクリメントした値となつているから、終端部の
コラムが指定された場合にも指定されたアドレス
から切れ目なくｎビツトのデータが出力される。
（実施例）
以下、図面により本発明の実施例を説明する。
第１図は、本発明の１実施例に係わる半導体記憶
装置の概略の構成を示す。同図の記憶装置は、２
分割されたメモリセルアレイ３および４、各メモ
リセルアレイ３および４にそれぞれ対応して設け
られたワードデコーダ５および６、各ワードデコ
ーダ５および６の入力部にそれぞれ設けられたア
ドレスインクリメント回路７および８、コラムデ
コーダ９、コラムデコーダ９と各メモリセルアレ
イ３および４との間にそれぞれ接続された入出力
ゲート回路１０および１１、そして各入出力ゲー
ト回路１０および１１にデータバスDBを介して
接続されたシフトレジスタ１２を具備する。
第１図は、本発明の１実施例に係わる半導体記憶
装置の概略の構成を示す。同図の記憶装置は、２
分割されたメモリセルアレイ３および４、各メモ
リセルアレイ３および４にそれぞれ対応して設け
られたワードデコーダ５および６、各ワードデコ
ーダ５および６の入力部にそれぞれ設けられたア
ドレスインクリメント回路７および８、コラムデ
コーダ９、コラムデコーダ９と各メモリセルアレ
イ３および４との間にそれぞれ接続された入出力
ゲート回路１０および１１、そして各入出力ゲー
ト回路１０および１１にデータバスDBを介して
接続されたシフトレジスタ１２を具備する。
第１図の記憶装置がいわゆるアドレスマルチプ
レツクス型のものである場合には、第２図に示す
ように、ローアドレスストローブ信号の立
下りに応じてローアドレスすなわちワードアドレ
スA8，……，A15がアドレスインクリメント回路
７および８に取り込まれる。この場合のローアド
レスが例えば３Ｅであるものとしメモリセルアレ
イ４内の１本のワード線に対応するものであると
すると、アドレスインクリメント回路８はこのワ
ードアドレス３Ｅをそのままワードデコーダ６に
入力し、一方アドレスインクリメント回路７はこ
のワードアドレス３Ｅに例えば１を加算してワー
ドデコーダ５に入力する。これによつて、メモリ
セルアレイ４においてはワードアドレス３Ｅに対
応するワード線が選択され、一方メモリセルアレ
イ３においてはワードアドレス３Ｅ＋１に対応す
るワード線が選択される。
レツクス型のものである場合には、第２図に示す
ように、ローアドレスストローブ信号の立
下りに応じてローアドレスすなわちワードアドレ
スA8，……，A15がアドレスインクリメント回路
７および８に取り込まれる。この場合のローアド
レスが例えば３Ｅであるものとしメモリセルアレ
イ４内の１本のワード線に対応するものであると
すると、アドレスインクリメント回路８はこのワ
ードアドレス３Ｅをそのままワードデコーダ６に
入力し、一方アドレスインクリメント回路７はこ
のワードアドレス３Ｅに例えば１を加算してワー
ドデコーダ５に入力する。これによつて、メモリ
セルアレイ４においてはワードアドレス３Ｅに対
応するワード線が選択され、一方メモリセルアレ
イ３においてはワードアドレス３Ｅ＋１に対応す
るワード線が選択される。
次に、コラムアドレスストローブ信号の
立下がりに応じてコラムアドレスA7，……，A0
がコラムデコーダ９に入力され、該コラムデコー
ダ９にはワードアドレスの１ビツト、例えば最上
位ビツトA8も入力される。コラムアドレスA7，
……，A0が例えば16進表示でＣ２であるものと
すると、該コラムアドレスＣ２に対応しかつ１ビ
ツトのワードアドレスA8によつて選択される１
つのメモリセルアレイ、例えばメモリセルアレイ
４、に属する１本のビツト線が選択されて入出力
ゲート回路１１によりデータバスDBの１本の信
号線に接続される。そして、この場合、入出力ゲ
ート回路１１はコラムデコーダ９によつて選択さ
れたビツト線に続く複数本のビツト線をもそれぞ
れデータバスの前記データ線に続く複数本のデー
タ線にそれぞれ接続する。これにより、メモリセ
ルアレイ４から複数ビツトのデータがデータバス
DBの各信号線を介して並列的に読み出されシフ
トレジスタ１２に格納される。以後、シフトレジ
スタ１２に格納されたデータはコラムアドレスス
トローブ信号の例えば立下りに対応して順
次シフトされ読み出しデータDOUTとして出力され
る。すなわち、第２図に示すように、コラムアド
レスストローブ信号をトグル（toggle）させ
ることにより、すなわち立上がりおよび立下がり
を繰り返すことにより、順次データBB，０７，
CD等が直列出力される。なお、データ書き込み
の際にも同様に入力データDINが直列にシフトレ
ジスタ１２に入力され、シフトレジスタ１２から
データバスDB、入出力ゲート回路１１等、およ
び複数のビツト線を介して並列的にメモリセルア
レイ４等の複数のメモリセルに書込みが行なわれ
る。
立下がりに応じてコラムアドレスA7，……，A0
がコラムデコーダ９に入力され、該コラムデコー
ダ９にはワードアドレスの１ビツト、例えば最上
位ビツトA8も入力される。コラムアドレスA7，
……，A0が例えば16進表示でＣ２であるものと
すると、該コラムアドレスＣ２に対応しかつ１ビ
ツトのワードアドレスA8によつて選択される１
つのメモリセルアレイ、例えばメモリセルアレイ
４、に属する１本のビツト線が選択されて入出力
ゲート回路１１によりデータバスDBの１本の信
号線に接続される。そして、この場合、入出力ゲ
ート回路１１はコラムデコーダ９によつて選択さ
れたビツト線に続く複数本のビツト線をもそれぞ
れデータバスの前記データ線に続く複数本のデー
タ線にそれぞれ接続する。これにより、メモリセ
ルアレイ４から複数ビツトのデータがデータバス
DBの各信号線を介して並列的に読み出されシフ
トレジスタ１２に格納される。以後、シフトレジ
スタ１２に格納されたデータはコラムアドレスス
トローブ信号の例えば立下りに対応して順
次シフトされ読み出しデータDOUTとして出力され
る。すなわち、第２図に示すように、コラムアド
レスストローブ信号をトグル（toggle）させ
ることにより、すなわち立上がりおよび立下がり
を繰り返すことにより、順次データBB，０７，
CD等が直列出力される。なお、データ書き込み
の際にも同様に入力データDINが直列にシフトレ
ジスタ１２に入力され、シフトレジスタ１２から
データバスDB、入出力ゲート回路１１等、およ
び複数のビツト線を介して並列的にメモリセルア
レイ４等の複数のメモリセルに書込みが行なわれ
る。
また、第１図の記憶装置がアドレスマルチプレ
ツクス型のものでない場合には、第３図に示すよ
うに、チツプイネーブル信号の立ち下がりで
全アドレスA0，……，A15の取り込みメモリの動
作を開始する。この動作と共に出力イネーブル信
号を立ち下げる。これにより、アドレスが３
EC２番地のデータBBが出力データDOUTとして出
力される。ここで、出力イネーブル信号は、
データ出力動作を制御する信号であり、＝
“Ｌ”で読み出しデータDOUTが出力される。以後、
出力イネーブル信号を高レベルおよび低レベ
ルとする動作をくり返すことにより順次に次の番
地のデータが読み出される。
ツクス型のものでない場合には、第３図に示すよ
うに、チツプイネーブル信号の立ち下がりで
全アドレスA0，……，A15の取り込みメモリの動
作を開始する。この動作と共に出力イネーブル信
号を立ち下げる。これにより、アドレスが３
EC２番地のデータBBが出力データDOUTとして出
力される。ここで、出力イネーブル信号は、
データ出力動作を制御する信号であり、＝
“Ｌ”で読み出しデータDOUTが出力される。以後、
出力イネーブル信号を高レベルおよび低レベ
ルとする動作をくり返すことにより順次に次の番
地のデータが読み出される。
第４図は、第１図の記憶装置のメモリセルアレ
イ３，４、入出力ゲート回路１０，１１、および
コラムデコーダ９を含む回路の詳細を示す。メモ
リセルアレイ３および４はそれぞれ複数のビツト
線BL0，BL1，……，BLoと複数のワード線WLx
（ｘ＝０，１，２，……）との間に接続されたメ
モリセルMCとを有する。データバスDBは例え
ば４本のデータ線DB0，DB1，DB2，DB3を有
し、各入出力ゲート回路１０および１１はこれら
の各データ線とビツト線との間に接続されたトラ
ンスフアゲート用トランジスタを有する。コラム
デコーダ９は、各コラム対応に設けられたコラム
デコーダユニツトCDU0，CDU1，……，CDUoの
他に３個の付加的なコラムデコーダCDUo+1，
CDUo+2，CDUo+3を有する。コラムデコーダユ
ニツトCDU0はワードアドレスA8の値に応じてメ
モリセルアレイ３または４に対応するトランスフ
アゲート用トランジスタを選択してオンとする。
ワードアドレスビツトA8が“０”の場合にはコ
ラムデコーダユニツトCDU0は、メモリセルアレ
イ３のビツト線BL0とデータ線DB0との間に接続
されたトランジスタ、ビツト線BL1とデータ線
DB1との間に接続されたトランジスタ、ビツト線
BL2とデータ線DB2との間に接続されたトランジ
スタ、およびビツト線BL3とデータ線DB3との間
に接続されたトランジスタを同時にオンとする。
ワードアドレスビツトA8が“１”の場合には、
メモリセルアレイ４の同様に接続されたトランジ
スタをオンとする。このように、各コラムデコー
ダユニツトはワードアドレスビツトA8の値に対
応するメモリセルアレイにおいて、選択コラムを
含む４本のビツト線をそれぞれ対応するデータ線
DB0，DB1，DB2，DB3に接続するように動作す
る。また、付加的に設けられたコラムデコーダユ
ニツトCDUo+1はビツト線BL0とドータ線DB3と
の間に接続されたトランジスタを制御し、コラム
デコーダユニツトCDUo+2はビツト線BL0とデー
タ線DB2との間に接続されたトランジスタおよび
ビツト線BL1とデータ線DB3との間に接続された
トランジスタを制御する。さらに、コラムデコー
ダユニツトCDUo+3はビツト線BL0とデータ線
DB1との間に接続されたトランジスタ、ビツト線
BL1とデータバスDB2との間に接続されたトラン
ジスタ、およびビツト線BL2とデータ線DB3との
間に接続されたトランジスタを同時制御する。但
し、これらの付加的なコラムデコーダユニツトは
ワードアドレスビツトA8が“０”の場合にはメ
モリセルアレイ４のビツト線に接続されたトラン
スフアゲート用トランジスタを制御し、ワードア
ドレスビツトA8が“１”の場合にはメモリセル
アレイ３のビツト線に接続されたトランスフアゲ
ート用トランジスタを制御する。
イ３，４、入出力ゲート回路１０，１１、および
コラムデコーダ９を含む回路の詳細を示す。メモ
リセルアレイ３および４はそれぞれ複数のビツト
線BL0，BL1，……，BLoと複数のワード線WLx
（ｘ＝０，１，２，……）との間に接続されたメ
モリセルMCとを有する。データバスDBは例え
ば４本のデータ線DB0，DB1，DB2，DB3を有
し、各入出力ゲート回路１０および１１はこれら
の各データ線とビツト線との間に接続されたトラ
ンスフアゲート用トランジスタを有する。コラム
デコーダ９は、各コラム対応に設けられたコラム
デコーダユニツトCDU0，CDU1，……，CDUoの
他に３個の付加的なコラムデコーダCDUo+1，
CDUo+2，CDUo+3を有する。コラムデコーダユ
ニツトCDU0はワードアドレスA8の値に応じてメ
モリセルアレイ３または４に対応するトランスフ
アゲート用トランジスタを選択してオンとする。
ワードアドレスビツトA8が“０”の場合にはコ
ラムデコーダユニツトCDU0は、メモリセルアレ
イ３のビツト線BL0とデータ線DB0との間に接続
されたトランジスタ、ビツト線BL1とデータ線
DB1との間に接続されたトランジスタ、ビツト線
BL2とデータ線DB2との間に接続されたトランジ
スタ、およびビツト線BL3とデータ線DB3との間
に接続されたトランジスタを同時にオンとする。
ワードアドレスビツトA8が“１”の場合には、
メモリセルアレイ４の同様に接続されたトランジ
スタをオンとする。このように、各コラムデコー
ダユニツトはワードアドレスビツトA8の値に対
応するメモリセルアレイにおいて、選択コラムを
含む４本のビツト線をそれぞれ対応するデータ線
DB0，DB1，DB2，DB3に接続するように動作す
る。また、付加的に設けられたコラムデコーダユ
ニツトCDUo+1はビツト線BL0とドータ線DB3と
の間に接続されたトランジスタを制御し、コラム
デコーダユニツトCDUo+2はビツト線BL0とデー
タ線DB2との間に接続されたトランジスタおよび
ビツト線BL1とデータ線DB3との間に接続された
トランジスタを制御する。さらに、コラムデコー
ダユニツトCDUo+3はビツト線BL0とデータ線
DB1との間に接続されたトランジスタ、ビツト線
BL1とデータバスDB2との間に接続されたトラン
ジスタ、およびビツト線BL2とデータ線DB3との
間に接続されたトランジスタを同時制御する。但
し、これらの付加的なコラムデコーダユニツトは
ワードアドレスビツトA8が“０”の場合にはメ
モリセルアレイ４のビツト線に接続されたトラン
スフアゲート用トランジスタを制御し、ワードア
ドレスビツトA8が“１”の場合にはメモリセル
アレイ３のビツト線に接続されたトランスフアゲ
ート用トランジスタを制御する。
第４図の構成において、例えばメモリセルアレ
イ３のワード線WLn（ｍ＝“E2”）が選択され、か
つコラムアドレスによつて例えばコラムデコーダ
ユニツトCDo-4が選択されたものとする。そし
て、ワードアドレスビツトA8が例えば“０”で
あるとすると、コラムデコーダユニツトCDUo-4
によつて４個のトランスフアゲート用トランジス
タQ1，Q2，Q3，Q4がオンとされ、メモリセルア
レイ３内のビツト線BLo-4，BLo-3，BLo-2，
BLo-1がそれぞれデータ線DB0，DB1，DB2，
DB3に接続される。これによりアドレスＥ２FB，
Ｅ２FC，Ｅ２FD，Ｅ２FEの４つのメモリセル
のデータが読み出され各データ線DB0，DB1，
DB2，DB3を介して並列的に第１図のシフトレジ
スタ１２に転送され、該シフトレジスタ１２から
直列的に順次出力される。
イ３のワード線WLn（ｍ＝“E2”）が選択され、か
つコラムアドレスによつて例えばコラムデコーダ
ユニツトCDo-4が選択されたものとする。そし
て、ワードアドレスビツトA8が例えば“０”で
あるとすると、コラムデコーダユニツトCDUo-4
によつて４個のトランスフアゲート用トランジス
タQ1，Q2，Q3，Q4がオンとされ、メモリセルア
レイ３内のビツト線BLo-4，BLo-3，BLo-2，
BLo-1がそれぞれデータ線DB0，DB1，DB2，
DB3に接続される。これによりアドレスＥ２FB，
Ｅ２FC，Ｅ２FD，Ｅ２FEの４つのメモリセル
のデータが読み出され各データ線DB0，DB1，
DB2，DB3を介して並列的に第１図のシフトレジ
スタ１２に転送され、該シフトレジスタ１２から
直列的に順次出力される。
次に、例えばメモリセルアレイ３のワード線
WLnおよびコラムデコーダユニツトCDUo-1が選
択され、かつワードアドレスビツトA8が“０”
であるものとする。この場合はコラムデコーダユ
ニツトCDUo-1によりビツト線BLo-1とデータ線
DB0との間に接続されたトランスフアゲート用ト
ランジスタQ5およびビツト線BLoとデータ線DB1
との間に接続されたトランスフアゲート用トラン
ジスタQ6とがオンとされる。したがつて、アド
レスＥ２FEおよびＥ２FFのメモリセルのデータ
が読み出されてそれぞれデータ線DB0およびDB1
に転送される。この時、コラムデコーダユニツト
CDUo-1を選択したコラムアドレスFEによつて付
加的コラムデコーダユニツトCDUo+2も選択され
ている。但し、コラムデコーダユニツトCDUo+2
が制御するトランスフアゲート用トランジスタは
メモリセルアレイ４のビツト線BL0およびBL1と
データ線DB2およびDB3との間にそれぞれ接続さ
れたQ7およびQ8となる。一方、前述のようにメ
モリセルアレイ３のワード線WLnが選択される
と同時にアドレスインクリメント回路８によりメ
モリセルアレイ４のワード線WLn+1が選択され
ている。これにより、アドレスＥ３００およびＥ
３０１のメモリセルのデータが読み出されそれぞ
れデータ線DB2およびDB3を介してシフトレジス
タ１２に転送される。したがつて、該シフトレジ
スタ１２には連続する４つのアドレスＥ２Ｆ２，
Ｅ２FF，Ｅ３００，Ｅ３０１のメモリセルのデ
ータが並列的に入力される。
WLnおよびコラムデコーダユニツトCDUo-1が選
択され、かつワードアドレスビツトA8が“０”
であるものとする。この場合はコラムデコーダユ
ニツトCDUo-1によりビツト線BLo-1とデータ線
DB0との間に接続されたトランスフアゲート用ト
ランジスタQ5およびビツト線BLoとデータ線DB1
との間に接続されたトランスフアゲート用トラン
ジスタQ6とがオンとされる。したがつて、アド
レスＥ２FEおよびＥ２FFのメモリセルのデータ
が読み出されてそれぞれデータ線DB0およびDB1
に転送される。この時、コラムデコーダユニツト
CDUo-1を選択したコラムアドレスFEによつて付
加的コラムデコーダユニツトCDUo+2も選択され
ている。但し、コラムデコーダユニツトCDUo+2
が制御するトランスフアゲート用トランジスタは
メモリセルアレイ４のビツト線BL0およびBL1と
データ線DB2およびDB3との間にそれぞれ接続さ
れたQ7およびQ8となる。一方、前述のようにメ
モリセルアレイ３のワード線WLnが選択される
と同時にアドレスインクリメント回路８によりメ
モリセルアレイ４のワード線WLn+1が選択され
ている。これにより、アドレスＥ３００およびＥ
３０１のメモリセルのデータが読み出されそれぞ
れデータ線DB2およびDB3を介してシフトレジス
タ１２に転送される。したがつて、該シフトレジ
スタ１２には連続する４つのアドレスＥ２Ｆ２，
Ｅ２FF，Ｅ３００，Ｅ３０１のメモリセルのデ
ータが並列的に入力される。
さらに、例えばメモリセルアレイ４のワード線
WLn+1およびコラムデコーダユニツトCDUo-1が
選択され、かつコラムアドレスビツトA8が“１”
であるものとする。この時には、メモリセルアレ
イ４のビツト線BLo-1およびBLoがそれぞれトラ
ンジスタQ9，Q10によつてデータ線DB0および
DB1に接続され、これらのデータ線DB0および
DB1にそれぞれアドレスＥ３FEおよびＥ３FFの
メモリセルのデータが出力される。また、この時
付加的コラムデータユニツトCDUo+2が選択され
かつアドレスビツトA8が“１”であるから、メ
モリセルアレイ３のビツト線BL0およびBL1がそ
れぞれトランジスタQ11，Q12によつてデータ線
DB2およびDB3に接続される。そしてメモリセル
アレイ３においてはワード線WLn+2が選択され
ているから、アドレスＥ４００およびＥ４０１の
メモリセルからのデータがそれぞれデータ線DB2
およびDB3を介してシフトレジスタ１２に転送さ
れる。したがつて、シフトレジスタ１２には連続
する４つのアドレスＥ３FE，Ｅ３FF，Ｅ４０
０，Ｅ４０１のメモリセルからの読み出しデータ
が並列的に入力される。このようにして、第３図
の構成においてはいずれのワード線およびコラム
が指定された場合にも該指定番地から連続する４
ビツトのデータを順次読み出すことが可能とな
る。
WLn+1およびコラムデコーダユニツトCDUo-1が
選択され、かつコラムアドレスビツトA8が“１”
であるものとする。この時には、メモリセルアレ
イ４のビツト線BLo-1およびBLoがそれぞれトラ
ンジスタQ9，Q10によつてデータ線DB0および
DB1に接続され、これらのデータ線DB0および
DB1にそれぞれアドレスＥ３FEおよびＥ３FFの
メモリセルのデータが出力される。また、この時
付加的コラムデータユニツトCDUo+2が選択され
かつアドレスビツトA8が“１”であるから、メ
モリセルアレイ３のビツト線BL0およびBL1がそ
れぞれトランジスタQ11，Q12によつてデータ線
DB2およびDB3に接続される。そしてメモリセル
アレイ３においてはワード線WLn+2が選択され
ているから、アドレスＥ４００およびＥ４０１の
メモリセルからのデータがそれぞれデータ線DB2
およびDB3を介してシフトレジスタ１２に転送さ
れる。したがつて、シフトレジスタ１２には連続
する４つのアドレスＥ３FE，Ｅ３FF，Ｅ４０
０，Ｅ４０１のメモリセルからの読み出しデータ
が並列的に入力される。このようにして、第３図
の構成においてはいずれのワード線およびコラム
が指定された場合にも該指定番地から連続する４
ビツトのデータを順次読み出すことが可能とな
る。
（発明の効果）
このように、本発明によれば１つのアドレス入
力により該アドレスから複数アドレス分のデータ
を自動的かつ連続的にアクセスすることが可能と
なり、かついずれのアドレスが指定された場合に
も連続的にアクセスが行なわれ、命令コード等の
連続するデータの読出しまたは書込み動作を高速
度で行なうことが可能となる。また、命令コード
等を読出す場合におけるアクセス手順が簡略化さ
れ、コンピユータシステム等の処理手順を単純化
することが可能となる。
力により該アドレスから複数アドレス分のデータ
を自動的かつ連続的にアクセスすることが可能と
なり、かついずれのアドレスが指定された場合に
も連続的にアクセスが行なわれ、命令コード等の
連続するデータの読出しまたは書込み動作を高速
度で行なうことが可能となる。また、命令コード
等を読出す場合におけるアクセス手順が簡略化さ
れ、コンピユータシステム等の処理手順を単純化
することが可能となる。
第１図は本発明の１実施例に係わる半導体記憶
装置の概略の構成を示すブロツク回路図、第２図
はおよび第３図はそれぞれ第１図の装置の動作を
説明するための波形図、第４図は第１図の記憶装
置の詳細を示す部分的ブロツク回路図、第５図は
従来形のコンピユータシステムを示す概略的ブロ
ツク回路図、第６図は第５図のシステムにおける
命令コード等の記憶状態を示す説明図、そして第
７図は第５図のシステムの動作を示す波形図であ
る。 １……マイクロプロセツサ、２……ランダムア
クセスメモリ、２−１，……，２−８……メモリ
チツプ、３，４……メモリセルアレイ、５，６…
…ワードデコーダ、７，８……アドレスインクリ
メント回路、９……コラムデコーダ、１０，１１
……ビツト線選択回路、１２……シフトレジス
タ。
装置の概略の構成を示すブロツク回路図、第２図
はおよび第３図はそれぞれ第１図の装置の動作を
説明するための波形図、第４図は第１図の記憶装
置の詳細を示す部分的ブロツク回路図、第５図は
従来形のコンピユータシステムを示す概略的ブロ
ツク回路図、第６図は第５図のシステムにおける
命令コード等の記憶状態を示す説明図、そして第
７図は第５図のシステムの動作を示す波形図であ
る。 １……マイクロプロセツサ、２……ランダムア
クセスメモリ、２−１，……，２−８……メモリ
チツプ、３，４……メモリセルアレイ、５，６…
…ワードデコーダ、７，８……アドレスインクリ
メント回路、９……コラムデコーダ、１０，１１
……ビツト線選択回路、１２……シフトレジス
タ。
Claims (1)
- 【特許請求の範囲】 １ 外部アドレス信号を取り込み、行列状をなす
メモリセルマトリツクスの該アドレス信号に対応
する任意の番地のアクセスが可能なランダム・ア
クセス・メモリであつて、該番地のデータ読出し
または書込み動作を行なつた後、外部クロツク信
号を繰返し変化させることにより、前記番地の後
に順次続く番地に対し、データ読出しまたは書込
み動作を前記繰返し変化に対応して順次行なうよ
うにし、該順次データ読出しまたは書込み動作の
番地は、前記セルマトリツクスの任意行の最終列
の次は次行の先頭列となるようにされたことを特
徴とする半導体記憶装置。 ２ ワードアドレスおよびコラムアドレスが各各
ローアドレスストローブ信号およびコラムアドレ
スストローブ信号の印加に応じて取り込まれ、該
ワードアドレスおよびコラムアドレスで指定され
る番地のデータ読出しまたは書込みが行なわれる
と共に、以後コラムアドレスストローブ信号を順
次再印加することにより前記番地の後に順次続く
番地のデータ読出しまたは書込みが順次行なわ
れ、任意ワードアドレスでの最終コラムアドレス
の次の番地は次のワードアドレスの先頭コラムア
ドレスとされて、前記データ読出しまたは書込み
の順次動作がなされるようにしたことを特徴とす
る半導体記憶装置。 ３ 複数のセルブロツクに分割されたメモリセル
アレイ、該メモリセルアレイの各セルブロツク対
応に設けられたワードデコーダ、およびアドレス
インクリメント回路を有し、該メモリセルアレイ
のあるセルブロツク内のワード線を指定するワー
ドアドレスが入力されたとき、該セルブロツクに
対応するワードデコーダには該ワードアドレスが
そのまま入力され、他のワードデコーダには該ワ
ードアドレスをインクリメントしたワードアドレ
スが入力されることを特徴とする半導体記憶装
置。 ４ 複数のセルブロツクに分割されたメモリセル
アレイ、複数のデータバス、各セルブロツクに各
コラム対応に設けられ各々入力コラムアドレスに
応じて１つのセルブロツクにおいて該入力コラム
アドレスに対応するビツト線から順次複数本のビ
ツト線を各データバスに接続するコラムデコーダ
ユニツト、およびコラムの一端部の複数のコラム
アドレスに対して前記コラムデコーダユニツトと
重複して設けられた付加的コラムデコーダユニツ
トであつて、該付加的コラムデコーダユニツトは
同一の入力コラムアドレスに応じて重複する前記
コラムデコーダユニツトによりデータバスに接続
されたビツト線の属するセルブロツクと別のセル
ブロツクに属しコラム他端部に対応する単数また
は複数のビツト線を残余のデータバスに順次接続
することを特徴とする半導体記憶装置。 ５ 複数のセルブロツクに分割されたメモリセル
アレイ、該メモリセルアレイの各セルブロツク対
応に設けられたワードデコーダ、該メモリセルア
レイのあるセルブロツク内のワード線を指定する
ワードアドレスが入力されたとき該セルブロツク
に対応するワードデコーダには該ワードアドレス
をそのまま入力し他のワードデコーダには該ワー
ドアドレスをインクリメントしたワードアドレス
を入力するアドレスインクリメント回路、複数の
データバス、各セルブロツクに共通に各コラム対
応に設けられ各入力コラムアドレスに応じて１つ
のセルブロツクにおいて該入力コラムアドレスに
対応するビツト線から順次複数本のビツト線を各
データバスに接続するコラムデコーダユニツト、
およびコラムの一端部の複数のコラムアドレスに
対して前記コラムデコーダユニツトと重複して設
けられた付加的コラムデコーダユニツトであつ
て、該付加的コラムデコーダユニツトは同一の入
力コラムアドレスに応じて重複する前記コラムデ
コーダユニツトによりデータバスに接続されたビ
ツト線の属するセルブロツクと別のセルブロツク
に属しコラム他端部に対応する単数または複数の
ビツト線を残余のデータバスに順次接続すること
を特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188891A JPS6167154A (ja) | 1984-09-11 | 1984-09-11 | 半導体記憶装置 |
| US06/775,018 US4773049A (en) | 1984-09-11 | 1985-09-11 | Semiconductor memory device having improved access time for continuously accessing data |
| KR858506630A KR920001327B1 (en) | 1984-09-11 | 1985-09-11 | Semiconductor memory device |
| EP85306464A EP0174845B1 (en) | 1984-09-11 | 1985-09-11 | Semiconductor memory device |
| DE8585306464T DE3586377T2 (de) | 1984-09-11 | 1985-09-11 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188891A JPS6167154A (ja) | 1984-09-11 | 1984-09-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167154A JPS6167154A (ja) | 1986-04-07 |
| JPH0255878B2 true JPH0255878B2 (ja) | 1990-11-28 |
Family
ID=16231689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188891A Granted JPS6167154A (ja) | 1984-09-11 | 1984-09-11 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4773049A (ja) |
| EP (1) | EP0174845B1 (ja) |
| JP (1) | JPS6167154A (ja) |
| KR (1) | KR920001327B1 (ja) |
| DE (1) | DE3586377T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202537A (ja) * | 1986-02-19 | 1987-09-07 | Hitachi Ltd | 半導体集積回路装置 |
| US5165039A (en) * | 1986-03-28 | 1992-11-17 | Texas Instruments Incorporated | Register file for bit slice processor with simultaneous accessing of plural memory array cells |
| JPS63225991A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
| JPS63266576A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | デイジタル信号処理装置 |
| KR970008786B1 (ko) * | 1987-11-02 | 1997-05-29 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 |
| JPH01120660A (ja) * | 1987-11-04 | 1989-05-12 | Nec Corp | マイクロコンピュータ装置 |
| US4916670A (en) * | 1988-02-02 | 1990-04-10 | Fujitsu Limited | Semiconductor memory device having function of generating write signal internally |
| US5212780A (en) * | 1988-05-09 | 1993-05-18 | Microchip Technology Incorporated | System for single cycle transfer of unmodified data to a next sequentially higher address in a semiconductor memory |
| DE68925772T2 (de) * | 1988-09-29 | 1996-10-10 | Nippon Electric Co | In einem Mikrocomputersystem benutzter Programm-Daten-Speicher |
| EP0416350B1 (de) * | 1989-09-08 | 1995-07-19 | Siemens Aktiengesellschaft | Schaltungsanordnung für Fernmeldevermittlungsanlagen, insbesondere Fernsprechvermittlungsanlagen, mit mittels Adressen ansteuerbaren Schaltelementen umfassenden Schalteinrichtungen |
| US5247655A (en) * | 1989-11-07 | 1993-09-21 | Chips And Technologies, Inc. | Sleep mode refresh apparatus |
| US4985871A (en) * | 1989-11-13 | 1991-01-15 | Chips And Technologies, Inc. | Memory controller for using reserved dram addresses for expanded memory space |
| DE4114744C1 (ja) * | 1991-05-06 | 1992-05-27 | Siemens Ag, 8000 Muenchen, De | |
| JPH0589663A (ja) * | 1991-09-27 | 1993-04-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその出力制御方法 |
| US5363337A (en) * | 1992-07-15 | 1994-11-08 | Micron Technology, Inc. | Integrated circuit memory with variable addressing of memory cells |
| JP3096362B2 (ja) | 1992-10-26 | 2000-10-10 | 沖電気工業株式会社 | シリアルアクセスメモリ |
| JPH06149662A (ja) * | 1992-11-02 | 1994-05-31 | Toshiba Corp | Ｒｏｍバースト転送の連続読みだし拡大方式およびその方式を用いたｒｏｍ内蔵型マイクロコンピュータシステム |
| US5526316A (en) * | 1994-04-29 | 1996-06-11 | Winbond Electronics Corp. | Serial access memory device |
| US5506810A (en) * | 1994-08-16 | 1996-04-09 | Cirrus Logic, Inc. | Dual bank memory and systems using the same |
| US5442588A (en) * | 1994-08-16 | 1995-08-15 | Cirrus Logic, Inc. | Circuits and methods for refreshing a dual bank memory |
| JP3824689B2 (ja) * | 1995-09-05 | 2006-09-20 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US5748559A (en) * | 1996-01-17 | 1998-05-05 | Cypress Semiconductor Corporation | Circuit for high speed serial programming of programmable logic devices |
| US6034921A (en) * | 1997-11-26 | 2000-03-07 | Motorola, Inc. | Method, apparatus, pager, and cellular telephone for accessing information from a memory unit utilizing a sequential select unit |
| US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044339A (en) * | 1975-12-15 | 1977-08-23 | Honeywell Inc. | Block oriented random access memory |
| US4321695A (en) * | 1979-11-23 | 1982-03-23 | Texas Instruments Incorporated | High speed serial access semiconductor memory with fault tolerant feature |
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| JPS57117168A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
| JPS59104791A (ja) * | 1982-12-04 | 1984-06-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59124092A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | メモリ装置 |
| US4586167A (en) * | 1983-01-24 | 1986-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
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