JPH0469444B2 - - Google Patents
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- JPH0469444B2 JPH0469444B2 JP59038916A JP3891684A JPH0469444B2 JP H0469444 B2 JPH0469444 B2 JP H0469444B2 JP 59038916 A JP59038916 A JP 59038916A JP 3891684 A JP3891684 A JP 3891684A JP H0469444 B2 JPH0469444 B2 JP H0469444B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
- H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
- H03B19/14—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a semiconductor device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B21/00—Generation of oscillations by combining unmodulated signals of different frequencies
- H03B21/01—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies
- H03B21/02—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies by plural beating, i.e. for frequency synthesis ; Beating in combination with multiplication or division of frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2200/00—Indexing scheme relating to details of oscillators covered by H03B
- H03B2200/003—Circuit elements of oscillators
- H03B2200/0032—Circuit elements of oscillators including a device with a Schottky junction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
- H03D2200/0007—Dual gate field effect transistors
Landscapes
- Networks Using Active Elements (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロ波周波数において作動でき
る分周器に関する。
る分周器に関する。
本発明の1/2分周回路は、２つの状態の間で切
り換わるデジタル分周器（デジタル周波数分割
器）と区別するためにアナログ分周器と呼ばれる
回路である。
り換わるデジタル分周器（デジタル周波数分割
器）と区別するためにアナログ分周器と呼ばれる
回路である。
周知のデジタル分周器はカスケード接続した複
数の部品から成る二安定フリツプフロツプ形式の
回路を用いており、非常に高い周波数で動作され
るとき無視できない伝搬遅延及び浮遊干渉を受
け、最大作動周波数が制限されている。周知のア
ナログ分周器は、ミキサ（混合器）、増幅器、フ
イルタ及びフイールドバツクループを含んでい
る。本出願人の仏国特許出願第81−03621号明細
書が開示した回路の概略を、添付第１図のブロツ
クダイヤグラムに図示する。この回路において
は、混合、増幅及びフイードバツクの機能は単一
部品すなわち２ゲート電界効果トランジスタ
（FET）によつて与えられ、したがつて、走行時
間及び浮遊干渉を減じる。しかし、この回路はバ
ンドパスフイルタを必要とする。
数の部品から成る二安定フリツプフロツプ形式の
回路を用いており、非常に高い周波数で動作され
るとき無視できない伝搬遅延及び浮遊干渉を受
け、最大作動周波数が制限されている。周知のア
ナログ分周器は、ミキサ（混合器）、増幅器、フ
イルタ及びフイールドバツクループを含んでい
る。本出願人の仏国特許出願第81−03621号明細
書が開示した回路の概略を、添付第１図のブロツ
クダイヤグラムに図示する。この回路において
は、混合、増幅及びフイードバツクの機能は単一
部品すなわち２ゲート電界効果トランジスタ
（FET）によつて与えられ、したがつて、走行時
間及び浮遊干渉を減じる。しかし、この回路はバ
ンドパスフイルタを必要とする。
そのような1/2分周回路のブロツクダイヤグラ
ム自体は長い間知られてきたものであり、前述の
特許出願はその特殊な実施例に関するものであ
る。周波数Ｆの入力信号がミキサ１の第１入力に
加えられ、その出力信号は、増幅器３によつて増
幅される前に、バンドパスフイルタ２によつてろ
波される。増幅器の出力は周波数Ｆ／２の信号を
与える。周波数Ｆ／２の出力信号の一部はフイー
ドバツクループで取り出されてミキサ１の第２の
入力に加えられる。この回路において、増幅器３
及びバンドパスフイルタ２の位置は取り換えるこ
とができる。この形式の1/2分周回路が作動する
理由は次の如くであることは知られている。すな
わち、その理由は、（例えば過渡現象または雑音
によつてトリガーされて）発振が入力信号の低調
波周波数で現れ、そしてろ波され、増幅され、ミ
キサは、周波数Ｆがミキサの第１入力に供給され
る限り、そのほかの周波数成分を排除して周波数
Ｆ／２を引き出すからである。
ム自体は長い間知られてきたものであり、前述の
特許出願はその特殊な実施例に関するものであ
る。周波数Ｆの入力信号がミキサ１の第１入力に
加えられ、その出力信号は、増幅器３によつて増
幅される前に、バンドパスフイルタ２によつてろ
波される。増幅器の出力は周波数Ｆ／２の信号を
与える。周波数Ｆ／２の出力信号の一部はフイー
ドバツクループで取り出されてミキサ１の第２の
入力に加えられる。この回路において、増幅器３
及びバンドパスフイルタ２の位置は取り換えるこ
とができる。この形式の1/2分周回路が作動する
理由は次の如くであることは知られている。すな
わち、その理由は、（例えば過渡現象または雑音
によつてトリガーされて）発振が入力信号の低調
波周波数で現れ、そしてろ波され、増幅され、ミ
キサは、周波数Ｆがミキサの第１入力に供給され
る限り、そのほかの周波数成分を排除して周波数
Ｆ／２を引き出すからである。
前述の特許出願に記載した1/2分周回路はミキ
サ及び増幅器の両方として単一の２ゲートFET
を用いている。しかしこの形式のミキサは非常に
高い周波数、例えば20ギガヘルツの周波数におけ
る使用を意図しているので、バンドパスフイルタ
２は、マイクロストリツプ技術、すなわち絶縁基
板上への金属化（金属付着）から作られる。スト
リツプはEFTが作られるシリコンチツプ上に工
業的規模でストリツプが付着できるような小さい
寸法ではない。このため、FETが作られる半導
体チツプ及びフイルタを構成するマイクロストリ
ツプの両方を、入力及び出力結合トランスと共
に、基板が支持するようなある種のハイブリツド
回路が用いられる。
サ及び増幅器の両方として単一の２ゲートFET
を用いている。しかしこの形式のミキサは非常に
高い周波数、例えば20ギガヘルツの周波数におけ
る使用を意図しているので、バンドパスフイルタ
２は、マイクロストリツプ技術、すなわち絶縁基
板上への金属化（金属付着）から作られる。スト
リツプはEFTが作られるシリコンチツプ上に工
業的規模でストリツプが付着できるような小さい
寸法ではない。このため、FETが作られる半導
体チツプ及びフイルタを構成するマイクロストリ
ツプの両方を、入力及び出力結合トランスと共
に、基板が支持するようなある種のハイブリツド
回路が用いられる。
そこで、本発明は、バンドパスフイルタを省略
している1/2の分周回路を提供せんとするもので
ある。
している1/2の分周回路を提供せんとするもので
ある。
バンドパスフイルタを省略している点で、第１
図の分周回路に対して進歩しているものである。
このことは、本発明の分周器全体が単一の半導体
チツプ上に集積化できることを意味している。
図の分周回路に対して進歩しているものである。
このことは、本発明の分周器全体が単一の半導体
チツプ上に集積化できることを意味している。
すなわち、本発明によるならば、広範囲の周波
数にわたつて周波数Ｆの周期信号を分周するアナ
ログ型非同調1/2分周回路において、周波数Ｆの
周期信号の第１信号を受ける第１入力端子と、フ
イードバツク信号を受ける第２入力端子とを有
し、前記第１信号と前記フイードバツク信号との
積の第１の積信号を出力する第１信号ミキサと、
前記第１信号と逆相である、前記第１信号に対し
て相補的な周波数Ｆの第２信号を受ける第１入力
端子と、前記フイードバツク信号を受ける第２入
力端子とを有し、前記第２信号と前記フイードバ
ツク信号との積の第２の積信号を出力する第２信
号ミキサと、前記第１及び第２の積信号を受ける
２つの入力端子及び周波数Ｆ／２の信号を出力す
る出力端子を有する増幅加算器とを含み、前記増
幅加算器の出力信号の一部が、２分岐フイードバ
ツクを介して前記フイードバツク信号として、前
記第１及び第２のミキサの各々の前記第２入力端
子に加えられることを特徴とする分周回路が提供
されるものである。
数にわたつて周波数Ｆの周期信号を分周するアナ
ログ型非同調1/2分周回路において、周波数Ｆの
周期信号の第１信号を受ける第１入力端子と、フ
イードバツク信号を受ける第２入力端子とを有
し、前記第１信号と前記フイードバツク信号との
積の第１の積信号を出力する第１信号ミキサと、
前記第１信号と逆相である、前記第１信号に対し
て相補的な周波数Ｆの第２信号を受ける第１入力
端子と、前記フイードバツク信号を受ける第２入
力端子とを有し、前記第２信号と前記フイードバ
ツク信号との積の第２の積信号を出力する第２信
号ミキサと、前記第１及び第２の積信号を受ける
２つの入力端子及び周波数Ｆ／２の信号を出力す
る出力端子を有する増幅加算器とを含み、前記増
幅加算器の出力信号の一部が、２分岐フイードバ
ツクを介して前記フイードバツク信号として、前
記第１及び第２のミキサの各々の前記第２入力端
子に加えられることを特徴とする分周回路が提供
されるものである。
好ましくは、1/2分周回路は、第１及び第２の
２ゲート電界効果トランジスタ（FET）を含み、
前記FETの各々は単一のデバイスにおいて混合
及び増幅の機能を与え、各FETの２つのゲート
は各ミキサに対する第１及び第２入力を構成し、
各FETの利得が増幅段を構成し、FETのドレー
ンが相互接続されて分周回路の出力端子を与える
ことを特徴とするものである。
２ゲート電界効果トランジスタ（FET）を含み、
前記FETの各々は単一のデバイスにおいて混合
及び増幅の機能を与え、各FETの２つのゲート
は各ミキサに対する第１及び第２入力を構成し、
各FETの利得が増幅段を構成し、FETのドレー
ンが相互接続されて分周回路の出力端子を与える
ことを特徴とするものである。
本発明による1/2分周回路はフイルタを要しな
いので、それはフイルタのパスバンドによつて制
限されずに、直流の周波数範囲から、用いられる
装置の最大周波数範囲まで作動できる。
いので、それはフイルタのパスバンドによつて制
限されずに、直流の周波数範囲から、用いられる
装置の最大周波数範囲まで作動できる。
本発明の分周器に対する最大作動周波数は、分
数器が単一段を構成するように、並列接続した２
つのFETによつて改善されたものである。この
ことは、分周器の各段の伝搬遅延が累算されるの
で、２つの状態を切換える先行技術の分周器に対
して有利である。
数器が単一段を構成するように、並列接続した２
つのFETによつて改善されたものである。この
ことは、分周器の各段の伝搬遅延が累算されるの
で、２つの状態を切換える先行技術の分周器に対
して有利である。
最後に、フイルタが省略されており、且つ分周
器は実質的に２つのトランジスタによつて構成で
きるので、分周器は集積回路技術を用いる半導体
チツプ中に容易に集積化できる。そのような集積
化は、マイクロ波周波数においては、トランジス
タがコイルおよびキヤパシタと共に固着されるハ
イブリツド形の基板を要する寸法のマイクロスト
リツプから作られるフイルタを含む分周器では実
現できない。シリコンチツプまたはひ素ガリウム
チツプ上にハイブリツド回路を作ることは多大の
コストにおいてのみ可能である。これとは対照的
に、本発明の分周器は工業的規模で集積回路に容
易に含めることができる。
器は実質的に２つのトランジスタによつて構成で
きるので、分周器は集積回路技術を用いる半導体
チツプ中に容易に集積化できる。そのような集積
化は、マイクロ波周波数においては、トランジス
タがコイルおよびキヤパシタと共に固着されるハ
イブリツド形の基板を要する寸法のマイクロスト
リツプから作られるフイルタを含む分周器では実
現できない。シリコンチツプまたはひ素ガリウム
チツプ上にハイブリツド回路を作ることは多大の
コストにおいてのみ可能である。これとは対照的
に、本発明の分周器は工業的規模で集積回路に容
易に含めることができる。
本発明の分周器は周波数Ｆにおける２つと相補
的な入力信号、即ち位相が反対の２つの入力を持
つており、これらの信号は並列に２つの入力に加
えられる。２ゲートFETが用いられるとき、入
力信号の各々はFETの第２ゲートに加えられ、
その第１ゲートはフイードバツク回路を介して出
力信号の一部を受ける。都合上、ソースに近いゲ
ートを第１ゲートと呼び、ドレーンに近いゲート
を第２ゲートと呼ぶ。各FETからの出力信号は
そのゲートに加えられた関数の積を表す。これら
の出力信号は加算され、入力信号が相補的である
ので、加算は混合によつて発生する望ましくない
周波数の成分を相殺する効果を有する。出力信号
はＦ／２の周波数である。
的な入力信号、即ち位相が反対の２つの入力を持
つており、これらの信号は並列に２つの入力に加
えられる。２ゲートFETが用いられるとき、入
力信号の各々はFETの第２ゲートに加えられ、
その第１ゲートはフイードバツク回路を介して出
力信号の一部を受ける。都合上、ソースに近いゲ
ートを第１ゲートと呼び、ドレーンに近いゲート
を第２ゲートと呼ぶ。各FETからの出力信号は
そのゲートに加えられた関数の積を表す。これら
の出力信号は加算され、入力信号が相補的である
ので、加算は混合によつて発生する望ましくない
周波数の成分を相殺する効果を有する。出力信号
はＦ／２の周波数である。
次に添付図面を参照して本発明を説明する。
第２図は、本発明の1/2分周回路のブロツクダ
イヤグラムである。分周回路は２つの乗算機能を
果す２つのミキサ５及び６及び増幅器兼加算器の
機能部７を含む。フイードバツクループ８は加算
出力からの信号を受け、それをミキサ５及び６の
各々の入力の１つに戻す。
イヤグラムである。分周回路は２つの乗算機能を
果す２つのミキサ５及び６及び増幅器兼加算器の
機能部７を含む。フイードバツクループ８は加算
出力からの信号を受け、それをミキサ５及び６の
各々の入力の１つに戻す。
本発明の非同調1/2分周回路の動作は、２つの
ミキサ５及び６に加えられる２つの入力信号V1
及びV2が相補的な信号であること、すなわちそ
れらが、第３図に示す如く、位相において反対で
あることを要する。記載を簡略化するために、こ
れらの２つの信号が正弦波であると仮定すると、 V1＝a1＋b1sin（ωt） V2＝a1−b1sin（ωt） である。ここでa1及びb1は定数であり、ωは角周
波数である。
ミキサ５及び６に加えられる２つの入力信号V1
及びV2が相補的な信号であること、すなわちそ
れらが、第３図に示す如く、位相において反対で
あることを要する。記載を簡略化するために、こ
れらの２つの信号が正弦波であると仮定すると、 V1＝a1＋b1sin（ωt） V2＝a1−b1sin（ωt） である。ここでa1及びb1は定数であり、ωは角周
波数である。
周波数Ｆ／２の信号V′が分数器の出力から現
れ、ミキサ５及び６の第２入力に加えられる。入
力信号V1及びV2に対して前述の式が与えられる
と、信号V′は次の式を有する。
れ、ミキサ５及び６の第２入力に加えられる。入
力信号V1及びV2に対して前述の式が与えられる
と、信号V′は次の式を有する。
V′＝c1＋d1sin（ωt／２）
ミキサ装置によつて行われる２つの関数ｆ及び
ｇの乗算（積）が一次、二次、三次等の次数項を
もち、ミキサ５及び６の各々は次の式を有する積
を与える。
ｇの乗算（積）が一次、二次、三次等の次数項を
もち、ミキサ５及び６の各々は次の式を有する積
を与える。
ｐ＝fg＋f2g＋fg2＋f2g2…
もし一次より高い積の項が無視できるならば、
（装置がそのように高い周波数において不充分な
利得しか持たない、または装置が、対応する信号
が無視できるなど充分直線性であるのいずれかの
理由により）、ミキサ５及び６が直流成分を維持
している事実を考慮すると、２つのミキサからの
出力信号は次の通りである。
（装置がそのように高い周波数において不充分な
利得しか持たない、または装置が、対応する信号
が無視できるなど充分直線性であるのいずれかの
理由により）、ミキサ５及び６が直流成分を維持
している事実を考慮すると、２つのミキサからの
出力信号は次の通りである。
V3＝ｋ〔a1＋b1sin（ωt）〕
ｘ〔c1＋d1sin（ωt／２）〕
V4＝ｋ〔a1−b1sin（ωt）〕
ｘ〔c1＋d1sin（ωt／２）〕
ここでｋはミキサ装置に関係する比例定数であ
る。
る。
このため、増幅器からの出力信号は次の式を有
する。
する。
Vs＝ks（V3＋V4）
＝2kksa1〔c1＋d1sin（ωt／２）〕
ここでksは加算回路に関係する比例定数であ
る。
る。
出力信号Vsは信号V′に比例し、増幅器からの
この出力信号の一部を両方のミキサの第２入力に
接続した共通点にフイードバツクすることによつ
て一対の可干渉性のフイードバツクループが構成
され、それによつて周波数Ｆにおける２つの相補
的な信号V1及びV2がミキサ５及び６に加えられ
る限り、周波数Ｆ／２における発振を可能にす
る。
この出力信号の一部を両方のミキサの第２入力に
接続した共通点にフイードバツクすることによつ
て一対の可干渉性のフイードバツクループが構成
され、それによつて周波数Ｆにおける２つの相補
的な信号V1及びV2がミキサ５及び６に加えられ
る限り、周波数Ｆ／２における発振を可能にす
る。
このように、本発明の1/2分周回路は過渡現象
または雑音によつて動作が設定され、増幅器７か
らの出力において周波数Ｆ／２の信号を発生し、
その後分周器がこの周波数をラツチする。
または雑音によつて動作が設定され、増幅器７か
らの出力において周波数Ｆ／２の信号を発生し、
その後分周器がこの周波数をラツチする。
本発明の利点の１つは、入力信号の直流成分を
保持した、増幅、加算及び乗算の機能が単一の２
ゲート電解効果トランジスタ（FET）、すなわち
別個のミキサの各々に対して１つ、全体で２つの
FETで達成できることである。
保持した、増幅、加算及び乗算の機能が単一の２
ゲート電解効果トランジスタ（FET）、すなわち
別個のミキサの各々に対して１つ、全体で２つの
FETで達成できることである。
第４図は、FET５及び６を用いる1/2分周回路
の第１実施例の回路図である。２つのトランジス
タはそれらのドレーンＤ及びD′が並列に接続さ
れ、FET５及び６のドレーン隣接ゲートG2およ
びG2′はそれぞれ同相入力信号V1及び逆相入力信
号V2を受けるように接続されている。２つの部
分のフイードバツクループはFETの各々のソー
スから他のゲートへの接続から成り、これらの他
のゲートがミキサへの第２入力を構成する。
の第１実施例の回路図である。２つのトランジス
タはそれらのドレーンＤ及びD′が並列に接続さ
れ、FET５及び６のドレーン隣接ゲートG2およ
びG2′はそれぞれ同相入力信号V1及び逆相入力信
号V2を受けるように接続されている。２つの部
分のフイードバツクループはFETの各々のソー
スから他のゲートへの接続から成り、これらの他
のゲートがミキサへの第２入力を構成する。
この形式の回路において、第１のFET５に対
しては、ループ８を介するフイードバツクは、ソ
ースＳに接続したインピーダンス９及び第１ゲー
トG1に接続したインピーダンス１０を介して行
われる。これらのインピーダンスの両方をマイク
ロ周波数において接地されている。FET６はソ
ースS′に接続した同一のインピーダンス９及びそ
の第１ゲートG1′に接続したインピーダンス１１
を用いており、両方のインピーダンスは同様に接
地されている。
しては、ループ８を介するフイードバツクは、ソ
ースＳに接続したインピーダンス９及び第１ゲー
トG1に接続したインピーダンス１０を介して行
われる。これらのインピーダンスの両方をマイク
ロ周波数において接地されている。FET６はソ
ースS′に接続した同一のインピーダンス９及びそ
の第１ゲートG1′に接続したインピーダンス１１
を用いており、両方のインピーダンスは同様に接
地されている。
FETは、並列接続したドレーンＤ及びD′を電
圧VDに接続し、且つ第２ゲートG2及びG2′をそれ
ぞれのチヨークを介して電圧−VG2に接続するこ
とによつて直流バイアスされている。第１ゲート
G1及びG1′はそれぞれのチヨークを介して電圧−
VG1によつてバイアスされている。
圧VDに接続し、且つ第２ゲートG2及びG2′をそれ
ぞれのチヨークを介して電圧−VG2に接続するこ
とによつて直流バイアスされている。第１ゲート
G1及びG1′はそれぞれのチヨークを介して電圧−
VG1によつてバイアスされている。
このように、電界効果トランジスタ５及び６の
各々は周波数Ｆ及び周波数Ｆ／２の信号を混合す
るミキサを構成する。各々はまた装置の出力増幅
器を構成する。２つのドレーンからの出力が共通
点で接続されているので、出力信号は加算され、
各ミキサがＦ、Ｆ＋（Ｆ／２）、等の調波を含む出
力信号を与えるので、これらの調波は、逆相であ
るので加算されると、相互に打消し合う。しか
し、２つのFET５及び６の第１ゲートG1及び
G1′に２つの分枝フイードバツクループによつて
フイードバツクされるＦ／２の調波は打消し合う
ことはない。その理由は周波数Ｆ／２においては
位相の反対でないからである。
各々は周波数Ｆ及び周波数Ｆ／２の信号を混合す
るミキサを構成する。各々はまた装置の出力増幅
器を構成する。２つのドレーンからの出力が共通
点で接続されているので、出力信号は加算され、
各ミキサがＦ、Ｆ＋（Ｆ／２）、等の調波を含む出
力信号を与えるので、これらの調波は、逆相であ
るので加算されると、相互に打消し合う。しか
し、２つのFET５及び６の第１ゲートG1及び
G1′に２つの分枝フイードバツクループによつて
フイードバツクされるＦ／２の調波は打消し合う
ことはない。その理由は周波数Ｆ／２においては
位相の反対でないからである。
第５図は、第２の1/2分周回路の回路図である。
この回路においては、FET５及び６は内部フイ
ードバツクを構成するように共通ドレーンモード
で接続されている。第４図に示す実施例における
如く、分周すべき信号は、FETのドレーンＤ及
びD′に隣接する第２ゲートG2及びG2′に逆相で加
えられる。この回路においては、第２ゲートG2
及びG2′は直流成分FETに加えるために、電圧−
VG2にそれぞれのチヨークを介して同様にバイア
スされている。第１ゲートG1及びG1′は接地した
それぞれのインピーダンス１０および１１を介し
てネガテイブフイードバツクを受ける。２つの
FETのドレーンＤ及びD′からの出力は、周波数
Ｆ／２の出力信号Vsを与える共通点に接続され
ている。しかし、ソースS′は直流バイアス電圧−
VDに接続したそれぞれのチヨークを介してバイ
アスされている。キヤパシタ１２及び１３はそれ
ぞれソースＳ及びS′を接地してデカツプルを行つ
ている。
この回路においては、FET５及び６は内部フイ
ードバツクを構成するように共通ドレーンモード
で接続されている。第４図に示す実施例における
如く、分周すべき信号は、FETのドレーンＤ及
びD′に隣接する第２ゲートG2及びG2′に逆相で加
えられる。この回路においては、第２ゲートG2
及びG2′は直流成分FETに加えるために、電圧−
VG2にそれぞれのチヨークを介して同様にバイア
スされている。第１ゲートG1及びG1′は接地した
それぞれのインピーダンス１０および１１を介し
てネガテイブフイードバツクを受ける。２つの
FETのドレーンＤ及びD′からの出力は、周波数
Ｆ／２の出力信号Vsを与える共通点に接続され
ている。しかし、ソースS′は直流バイアス電圧−
VDに接続したそれぞれのチヨークを介してバイ
アスされている。キヤパシタ１２及び１３はそれ
ぞれソースＳ及びS′を接地してデカツプルを行つ
ている。
第４図及び第５図に示す実施例の両方におい
て、本発明の分周回路は、その入力ゲートG2及
びG2′とその出力ドレーンＤ及びD′との間にただ
１段しかなく、この単一の段が並列に作動する２
つのFETによつて構成されていることに留意す
べきである。混合段及び増幅段（単一段に混合さ
れてもよい）更にフイルタ段を含む先行技術の1/
２分周回路と比較して、フイルタ段を含まない本
発明の分周器は、極めて短い伝搬遅延しか有さ
ず、そのため以前可能であつたもの周波数も高い
周波数において作動できる。特に、本発明の分周
器の周波数範囲は、フイルタによつて制限され
ず、このため直流に近い極めて低い周波数
（VLF）からFET５及び６の最大作動周波数まで
に及ぶものである。もしこれらのFETが25ギガ
ヘルツに至るまで作動するならば、分周器は約０
から25ギガヘルツまでの範囲で作動する。
て、本発明の分周回路は、その入力ゲートG2及
びG2′とその出力ドレーンＤ及びD′との間にただ
１段しかなく、この単一の段が並列に作動する２
つのFETによつて構成されていることに留意す
べきである。混合段及び増幅段（単一段に混合さ
れてもよい）更にフイルタ段を含む先行技術の1/
２分周回路と比較して、フイルタ段を含まない本
発明の分周器は、極めて短い伝搬遅延しか有さ
ず、そのため以前可能であつたもの周波数も高い
周波数において作動できる。特に、本発明の分周
器の周波数範囲は、フイルタによつて制限され
ず、このため直流に近い極めて低い周波数
（VLF）からFET５及び６の最大作動周波数まで
に及ぶものである。もしこれらのFETが25ギガ
ヘルツに至るまで作動するならば、分周器は約０
から25ギガヘルツまでの範囲で作動する。
このような高周波数で作動するためには、分周
器は、好ましくは、シヨツトキーゲートFETを
用いる。インピーダンス９，１０及び１１は一般
に容量性または誘導性である受動素子だけから成
る。もし容量性であるならば、インピーダンス
は、誘電層技術、例えば導電材料の２つの層の間
に延在する窒化シリコンの層または指状結合によ
つて作られてもよい。導電層は電導箔から作られ
ることができる。回路全体がただ２つのFETと
３つのインピーダンスから成る点でインピーダン
スは簡単に作ることができ、インピーダンスひ半
導体材料のチツプ上に容易に集積化でき、インピ
ーダンスはFET製造工程のある行程と同時に作
ることができる。
器は、好ましくは、シヨツトキーゲートFETを
用いる。インピーダンス９，１０及び１１は一般
に容量性または誘導性である受動素子だけから成
る。もし容量性であるならば、インピーダンス
は、誘電層技術、例えば導電材料の２つの層の間
に延在する窒化シリコンの層または指状結合によ
つて作られてもよい。導電層は電導箔から作られ
ることができる。回路全体がただ２つのFETと
３つのインピーダンスから成る点でインピーダン
スは簡単に作ることができ、インピーダンスひ半
導体材料のチツプ上に容易に集積化でき、インピ
ーダンスはFET製造工程のある行程と同時に作
ることができる。
本発明による1/2分周回路は、バンドパスフイ
ルタを省略しているので、分周器全体が単一の半
導体チツプ上に集積化できる。
ルタを省略しているので、分周器全体が単一の半
導体チツプ上に集積化できる。
本発明の分周器は極めて低い周波数から作動す
るので、分周器はシリコンの如き比較的（電子の
走行時間が）遅い材料から作ることができる。し
かし、分周器が極めて高い周波数において特に使
われるならば、分周器は、例えばGaAsの如き
（電子の走行時間が）早い材料から作られねばな
らない。本発明の分周器は、マイクロ電子回路の
分野で用いられる集積回路の形状で実現し得る点
で、先行技術の分周器に対して利点を有し、特に
遠隔通信用の送受信器における周波数サーボルー
プにおいて数ギガヘルツのマイクロ波周波数を分
周するのに適している。
るので、分周器はシリコンの如き比較的（電子の
走行時間が）遅い材料から作ることができる。し
かし、分周器が極めて高い周波数において特に使
われるならば、分周器は、例えばGaAsの如き
（電子の走行時間が）早い材料から作られねばな
らない。本発明の分周器は、マイクロ電子回路の
分野で用いられる集積回路の形状で実現し得る点
で、先行技術の分周器に対して利点を有し、特に
遠隔通信用の送受信器における周波数サーボルー
プにおいて数ギガヘルツのマイクロ波周波数を分
周するのに適している。
第１図は、先行技術の分周器のブロツクダイヤ
グラムである。第２図は、本発明の分周器のブロ
ツクダイヤグラムである。第３図は、本発明の分
周器の入力及び出力信号の波形ダイヤグラムであ
る。第４図は、本発明の第１の1/2分周回路の回
路図である。第５図は、本発明の第２の1/2分周
回路の回路図である。 （主な参照番号）、５，６……ミキサ、７……
増幅・加算機能部、８……フイードバツクルー
プ、V1，V2……入力信号、Vs……出力信号。
グラムである。第２図は、本発明の分周器のブロ
ツクダイヤグラムである。第３図は、本発明の分
周器の入力及び出力信号の波形ダイヤグラムであ
る。第４図は、本発明の第１の1/2分周回路の回
路図である。第５図は、本発明の第２の1/2分周
回路の回路図である。 （主な参照番号）、５，６……ミキサ、７……
増幅・加算機能部、８……フイードバツクルー
プ、V1，V2……入力信号、Vs……出力信号。
Claims (1)
- 【特許請求の範囲】 １ 広範囲の周波数にわたつて周波数Ｆの周期信
号を分周するアナログ型非同調1/2分周回路にお
いて、 周波数Ｆの周期信号の第１信号を受ける第１入
力端子と、フイードバツク信号を受ける第２入力
端子とを有し、前記第１信号と前記フイードバツ
ク信号との積の第１の積信号を出力する第１信号
ミキサと、 前記第１信号と逆相である、前記第１信号に対
して相補的な周波数Ｆの第２信号を受ける第１入
力端子と、前記フイードバツク信号を受ける第２
入力端子とを有し、前記第２信号と前記フイード
バツク信号との積の第２の積信号を出力する第２
信号ミキサと、 前記第１及び第２の積信号を受ける２つの入力
端子及び周波数Ｆ／２の信号を出力する出力端子
を有する増加加算器とを含み、 前記増幅加算器の出力信号の一部が、２分岐フ
イードバツクを介して前記フイードバツク信号と
して、前記第１及び第２のミキサの各々の前記第
２入力端子に加えられる ことを特徴とする分周回路。 ２ 第１及び第２のゲートFETを含み、前記
FETの各々は、単一のデバイスとして混合及び
増幅の機能を与え、各FETの２つのゲートは各
ミキサに対する第１及び第２入力端子を構成し、
各FETの利得が増幅段を構成し、FETのドレー
ンが相互接続されて分周回路の出力端子を与える
ことを特徴とする特許請求の範囲第１項に記載の
分周回路。 ３ 前記第１の２ゲートFETの第２ゲートは、
直流電圧−VG2によつてバイアスされ且つ周波数
Ｆの周期信号を受けるように接続されており、前
記第１の２ゲートFETのためのフイードバツク
ループは、該第１の２ゲートFETのソースと接
地との間に接続した第１インピーダンス及び接地
と前記第１の２ゲートFETの第１ゲートとの間
に接続した第２インピーダンスによつて構成さ
れ、 前記第２の２ゲートFETの第２ゲートは、直
流電圧−VG2によつてバイアスされ且つ前記第１
の２ゲートFETに加えられる前記周期信号と逆
相で同一周波数Ｆの周期信号を受けるように接続
されており、前記第２の２ゲートFETのフイー
ドバツクループは、該第２の２ゲートFETのソ
ースと接地との間に接続した前記第１インピーダ
ンス及び接地と前記第２の２ゲートFETの第１
ゲートとの間に接続した第３インピーダンスによ
つて構成され、 前記２つのFETのドレーンが直流電圧VDによ
つてバイアスされ且つ周波数Ｆ／２の信号が供給
される分周回路の出力を構成する共通点に接続さ
れている ことを特徴とする特許請求の範囲第２項に記載の
分周回路。 ４ 前記第１の２ゲートFETの第２ゲートは、
直流電圧−VG2によつてバイアスされ且つ周波数
Ｆの周期信号を受けるように接続されており、該
第１の２ゲートFETの第１ゲートが第１インピ
ーダンスを介して接地されており、該第１の２ゲ
ートFETのソースはキヤパシタによつて接地さ
れ且つ直流電圧−VDによつてバイアスされてお
り、該第１の２ゲートFETのフイードバツクル
ープは、ゲートとドレーンとの間の内部フイード
バツクによつて構成されており、 前記第２の２ゲートFETの第２ゲートは、直
流電圧−VG2によつてバイアスされ且つ前記第１
の２ゲートFETの第２ゲートに加えられた前記
周期信号と逆相で同一の周波数Ｆの周期信号を受
けるように接続されており、該第２の２ゲート
FETの第１ゲートは、第２インピーダンスを介
して接地されており、該第２のゲートFETのソ
ースは、キヤパシタによつて接地され且つ直流電
圧−VDによつてバイアスされており、該第２の
２ゲートFETのフイードバツクループは、ゲー
トとドレーンとの間の内部フイードバツクによつ
て構成されており、 前記２つのFETのドレーンは周波数Ｆ／２の
信号が供給される分周回路の出力を構成する共通
点に接続されている ことを特徴とする特許請求の範囲第２項に記載の
分周回路。 ５ 入力端子及び出力端子との間に単一段を有
し、前記単一段は２つの並列接続したFETによ
つて構成され、分周回路の最大作動周波数が前記
FETの最大動作周波数であることを特徴とする
特許請求の範囲第２項に記載の分周回路。 ６ 前記FETはシヨツトキーゲート形式のFET
であり、ネガテイブフイードバツクインピーダン
スは前記FETに共通の基板上の導電層上にそれ
ぞれ誘電層を付着し、前記誘電層上に導電層を付
着することによつて作られていることを特徴とす
る特許請求の範囲第２項に記載の分周回路。 ７ 前記分周回路が半導体材料の単一チツプ上に
集積回路技術によつて実現されることを特徴とす
る特許請求の範囲第６項に記載の分周回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8303413A FR2542145B1 (fr) | 1983-03-02 | 1983-03-02 | Diviseur de frequence par deux, analogique et aperiodique |
| FR8303413 | 1983-03-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59168706A JPS59168706A (ja) | 1984-09-22 |
| JPH0469444B2 true JPH0469444B2 (ja) | 1992-11-06 |
Family
ID=9286421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038916A Granted JPS59168706A (ja) | 1983-03-02 | 1984-03-02 | アナログ型非同調１／２分周回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4670674A (ja) |
| EP (1) | EP0120744B1 (ja) |
| JP (1) | JPS59168706A (ja) |
| CA (1) | CA1214225A (ja) |
| DE (1) | DE3461044D1 (ja) |
| FR (1) | FR2542145B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114327B2 (ja) * | 1985-04-15 | 1995-12-06 | 日本電気株式会社 | マイクロ波１／ｎ分周器 |
| GB2175159B (en) * | 1985-05-13 | 1989-07-05 | Plessey Co Plc | Fm receivers |
| JPS6423607A (en) * | 1987-07-17 | 1989-01-26 | Otis Elevator Japan | Multiphase multiplier circuit |
| US5008571A (en) * | 1989-06-29 | 1991-04-16 | Ail Systems, Inc. | Method and apparatus for dividing high frequency analog signals |
| US5079454A (en) * | 1990-08-08 | 1992-01-07 | Pacific Monolithics | Temperature compensated FET power detector |
| EP1351378B1 (en) * | 2002-04-04 | 2007-07-04 | Texas Instruments Inc. | Quadrature divider |
| JP4588057B2 (ja) * | 2007-08-29 | 2010-11-24 | 日本電信電話株式会社 | 受信器およびトランシーバ |
| US8140039B2 (en) * | 2007-09-10 | 2012-03-20 | The Hong Kong University Of Science And Technology | Quadrature-input quadrature-output divider and phase locked loop frequency synthesizer or single side band mixer |
| US7804932B2 (en) * | 2008-10-19 | 2010-09-28 | Intel Corporation | Double-feedback flexible non-integer frequency division circuit |
| CN104820131B (zh) * | 2015-04-29 | 2017-01-18 | 江苏大学 | 一种运用对偶计算准确识别超低频信号的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3716730A (en) * | 1971-04-19 | 1973-02-13 | Motorola Inc | Intermodulation rejection capabilities of field-effect transistor radio frequency amplifiers and mixers |
| FR2213620B1 (ja) * | 1972-12-20 | 1977-02-04 | Cit Alcatel | |
| US4308473A (en) * | 1978-05-24 | 1981-12-29 | Raytheon Company | Polyphase coded mixer |
| FR2500694B1 (fr) * | 1981-02-24 | 1986-01-17 | Thomson Csf | Diviseur de frequence analogique utilisant un transistor a effet de champ bigrille en tres haute frequence |
| US4511813A (en) * | 1981-06-12 | 1985-04-16 | Harris Corporation | Dual-gate MESFET combiner/divider for use in adaptive system applications |
| US4540958A (en) * | 1983-09-30 | 1985-09-10 | International Telephone And Telegraph Corporation | Zero if frequency-modulator |
-
1983
- 1983-03-02 FR FR8303413A patent/FR2542145B1/fr not_active Expired
-
1984
- 1984-02-24 DE DE8484400379T patent/DE3461044D1/de not_active Expired
- 1984-02-24 EP EP84400379A patent/EP0120744B1/fr not_active Expired
- 1984-02-29 US US06/584,912 patent/US4670674A/en not_active Expired - Fee Related
- 1984-03-02 CA CA000448773A patent/CA1214225A/fr not_active Expired
- 1984-03-02 JP JP59038916A patent/JPS59168706A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0120744B1 (fr) | 1986-10-22 |
| CA1214225A (fr) | 1986-11-18 |
| EP0120744A1 (fr) | 1984-10-03 |
| FR2542145B1 (fr) | 1985-06-07 |
| FR2542145A1 (fr) | 1984-09-07 |
| DE3461044D1 (en) | 1986-11-27 |
| JPS59168706A (ja) | 1984-09-22 |
| US4670674A (en) | 1987-06-02 |
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