JPH0469580A - 並列パタン圧縮器 - Google Patents
並列パタン圧縮器Info
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- JPH0469580A JPH0469580A JP2182010A JP18201090A JPH0469580A JP H0469580 A JPH0469580 A JP H0469580A JP 2182010 A JP2182010 A JP 2182010A JP 18201090 A JP18201090 A JP 18201090A JP H0469580 A JPH0469580 A JP H0469580A
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- 230000000694 effects Effects 0.000 description 2
- 230000001568 sexual effect Effects 0.000 description 2
- KTUFKADDDORSSI-UHFFFAOYSA-N acebutolol hydrochloride Chemical compound Cl.CCCC(=O)NC1=CC=C(OCC(O)CNC(C)C)C(C(C)=O)=C1 KTUFKADDDORSSI-UHFFFAOYSA-N 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列パタン圧縮器に関し、特にＬＳＩのテスト
に用いられ、入力及び出力バッファとしても、バウンダ
リ・スキャン用バッファとしても動作する並列パタン圧
縮器に関するものである。
に用いられ、入力及び出力バッファとしても、バウンダ
リ・スキャン用バッファとしても動作する並列パタン圧
縮器に関するものである。
擬似乱数パタンを用いてＬＳＩの故障を診断するテスト
機能をＬＳＩチップ上に組み込んだ組込自己テスト（Ｂ
Ｉ Ｓ Ｔ ：Ｂｕｉｌｔ Ｉｎ ５ｅｌｆ Ｔｅ５
ｔ）を実現する際、従来は第７図に示すように、クロッ
ク信号入力端子を有するフリップフロップと、前記フリ
ップフロップの内少なくとも２個のフリップフロップの
出力を入力とする排他的論理和ゲートとから構成される
並列パタン圧縮器を、テストレスポンスの圧縮用に追加
していた。この従来の並列パタン圧縮器は、書籍（ロジ
ック・デザイン・プリンシブルズ（Ｌｏｇｉｃ Ｄｅｓ
ｉｇｎ Ｐｒ１ｎｃｉｐｌｅｓ、１９８６、Ｐｒｅｎｔ
ｉｃｅ−Ｈａｔ ｌ 、ｐ４６９．アメリカ）に記載さ
れている。
機能をＬＳＩチップ上に組み込んだ組込自己テスト（Ｂ
Ｉ Ｓ Ｔ ：Ｂｕｉｌｔ Ｉｎ ５ｅｌｆ Ｔｅ５
ｔ）を実現する際、従来は第７図に示すように、クロッ
ク信号入力端子を有するフリップフロップと、前記フリ
ップフロップの内少なくとも２個のフリップフロップの
出力を入力とする排他的論理和ゲートとから構成される
並列パタン圧縮器を、テストレスポンスの圧縮用に追加
していた。この従来の並列パタン圧縮器は、書籍（ロジ
ック・デザイン・プリンシブルズ（Ｌｏｇｉｃ Ｄｅｓ
ｉｇｎ Ｐｒ１ｎｃｉｐｌｅｓ、１９８６、Ｐｒｅｎｔ
ｉｃｅ−Ｈａｔ ｌ 、ｐ４６９．アメリカ）に記載さ
れている。
上記のような従来の並列パタン圧縮器は、テストレスポ
ンスの圧縮の機能しか具備していないため、ＬＳＩ内部
回路の故障を診断するだけで、人出力バッファ回路や外
部配線をふくめたテストができない欠点を有している。
ンスの圧縮の機能しか具備していないため、ＬＳＩ内部
回路の故障を診断するだけで、人出力バッファ回路や外
部配線をふくめたテストができない欠点を有している。
本発明の目的は、同一のハードウェアで、並列パタン圧
縮器としてもバウンダリ・スキャン用バッファとしても
入出力バッファとしても動作し、同じ回路の規則的な繰
り返しで実現することができる並列パタン圧縮器を提供
することにある。
縮器としてもバウンダリ・スキャン用バッファとしても
入出力バッファとしても動作し、同じ回路の規則的な繰
り返しで実現することができる並列パタン圧縮器を提供
することにある。
本発明の並列パタン圧縮器は、セット信号入力端子およ
びクロック入力端子を有するＮ個（Ｎは２以上の自然数
）の第１から第Ｎのフリップフロップと、前記第（ｉ＋
１）（ｉは１以上かつＮ−１以下）のフリップフロップ
の出力と第ｉの入力データとを入力とし、それらのいず
れか一方もしくは排他的論理和を第１動作モード信号及
び第２動作モード信号により選択的に第ｉのフリップフ
ロップの入力に供給する第１から第（Ｎ−１）の（Ｎ−
１）個のセレクタと、前記Ｎ個のフリップフロップの内
少なくとも２個のフリップフロップの出力を入力とし所
定の論理演算を行い、１ビットの擬似乱数データを出力
する擬似乱数データ発生手段と、前記擬似乱数データ発
生手段の出力と外部入力と第Ｎ入力データとを入力とし
、前記外部入力と前記第Ｎ入力データとのいずれか一方
もしくは前記擬似乱数データ発生手段の出力と前記第Ｎ
入力データとの排他的論理和を前記第１動作モード信号
及び第２動作モード信号により選択的に前記第Ｎのフリ
ップフロップの入力に供給する第Ｎのセレクタとから構
成されている。
びクロック入力端子を有するＮ個（Ｎは２以上の自然数
）の第１から第Ｎのフリップフロップと、前記第（ｉ＋
１）（ｉは１以上かつＮ−１以下）のフリップフロップ
の出力と第ｉの入力データとを入力とし、それらのいず
れか一方もしくは排他的論理和を第１動作モード信号及
び第２動作モード信号により選択的に第ｉのフリップフ
ロップの入力に供給する第１から第（Ｎ−１）の（Ｎ−
１）個のセレクタと、前記Ｎ個のフリップフロップの内
少なくとも２個のフリップフロップの出力を入力とし所
定の論理演算を行い、１ビットの擬似乱数データを出力
する擬似乱数データ発生手段と、前記擬似乱数データ発
生手段の出力と外部入力と第Ｎ入力データとを入力とし
、前記外部入力と前記第Ｎ入力データとのいずれか一方
もしくは前記擬似乱数データ発生手段の出力と前記第Ｎ
入力データとの排他的論理和を前記第１動作モード信号
及び第２動作モード信号により選択的に前記第Ｎのフリ
ップフロップの入力に供給する第Ｎのセレクタとから構
成されている。
また、本発明の並列パタン圧縮器は、セット信号入力端
子およびタロツク入力端子を有する（Ｎ＋１）個の第１
から第（Ｎ＋１）のフリップフロップと、前記第（ｉ＋
１）のフリップフロップの出力と第ｉの入力データを入
力とし、それらのいずれか一方もしくは排他的論理和を
第１動作モード信号及び第２動作モード信号により選択
的に第ｊのフリップフロップの入力に供給する第１から
第Ｎのセレクタと、前記（Ｎ＋１）個のフリップフロッ
プの内少なくとも２個のフリップフロップの出力を入力
とし所定の論理演算を行い、１ビットの擬似乱数データ
を出力する擬似乱数データ発生手段と、前記擬似乱数デ
ータ発生手段の出力と外部入力とを入力とし、それらの
いずれか−方を前記第２動作モード信号により選択的に
前記第（Ｎ＋ １ ＞のフリップフロップの入力に供給
する第（Ｎ＋１）のセレクタとから構成されている。
子およびタロツク入力端子を有する（Ｎ＋１）個の第１
から第（Ｎ＋１）のフリップフロップと、前記第（ｉ＋
１）のフリップフロップの出力と第ｉの入力データを入
力とし、それらのいずれか一方もしくは排他的論理和を
第１動作モード信号及び第２動作モード信号により選択
的に第ｊのフリップフロップの入力に供給する第１から
第Ｎのセレクタと、前記（Ｎ＋１）個のフリップフロッ
プの内少なくとも２個のフリップフロップの出力を入力
とし所定の論理演算を行い、１ビットの擬似乱数データ
を出力する擬似乱数データ発生手段と、前記擬似乱数デ
ータ発生手段の出力と外部入力とを入力とし、それらの
いずれか−方を前記第２動作モード信号により選択的に
前記第（Ｎ＋ １ ＞のフリップフロップの入力に供給
する第（Ｎ＋１）のセレクタとから構成されている。
本発明の並列パタン圧縮器は、セレクタ回路において、
第１動作モード信号と第２動作モード信号との組合せに
よって３種の動作モード（並列パタン圧縮器、バウンダ
リ・スキャン、入出力バッファ〉を作り、それに応じて
フリップフ１″７ツプｌ＼入力を供給している。この手
段によって、わずかなセＩ／クタ回路の付加だけで、従
来の並列パタン圧縮器を、並列パタン圧縮器、バウンダ
リ・スキャン用バッファ、およびチップの入出力バッフ
ァとし、て動作させることができる。
第１動作モード信号と第２動作モード信号との組合せに
よって３種の動作モード（並列パタン圧縮器、バウンダ
リ・スキャン、入出力バッファ〉を作り、それに応じて
フリップフ１″７ツプｌ＼入力を供給している。この手
段によって、わずかなセＩ／クタ回路の付加だけで、従
来の並列パタン圧縮器を、並列パタン圧縮器、バウンダ
リ・スキャン用バッファ、およびチップの入出力バッフ
ァとし、て動作させることができる。
また、本発明の並列パタン圧縮器は、さらに、Ｎビット
の擬似乱数パタンを発生さぜるために（Ｎ１３）個の同
じ回路構成をもつフリップフ１″７ツプおよびセレクタ
を用いている。１つ余分に付加したセレクタに、排他的
論理和ゲート笠の論理演算素子を所定数接続して構成さ
れた擬似乱数データ発生手段の出力と外部入力を入力し
、動作モードに応じて一方を出力させることにより、同
一なフリップフロップとセレクタを（Ｎ＋１）個規則的
に配置することで構成できる。
の擬似乱数パタンを発生さぜるために（Ｎ１３）個の同
じ回路構成をもつフリップフ１″７ツプおよびセレクタ
を用いている。１つ余分に付加したセレクタに、排他的
論理和ゲート笠の論理演算素子を所定数接続して構成さ
れた擬似乱数データ発生手段の出力と外部入力を入力し
、動作モードに応じて一方を出力させることにより、同
一なフリップフロップとセレクタを（Ｎ＋１）個規則的
に配置することで構成できる。
次に本発明について図面を参照して＝１を明する。
第１゜図は本発明の一実施例（請求項１）を示づ回路図
である。この実施例は、４ビット並列パタン圧縮器の例
を示し１、信号入力端ｆお、１２びり１１ツク入力端子
を有する４個のクリップフ１−ノツプ］１〜１４と・フ
リップフロップ１２〜］−４の出力Ｉ） ６へＹ）８の
それぞれと入力データＩ）１−Ｄ３のそれぞれとを入力
とし７、そのい゛すれか・方もしくは１ノ［性的論理和
を第１動作モーＦ信号Ｃ１と第２動作モーｌ−侶号Ｃ２
とにより選択的にフリップフロップ１１〜］３の入力に
供給４″るセレクタ２１へ・２３と；フリップフロップ
１１及び１２の出力Ｄ５及びＩ−）６を入力とし、擬似
乱数データとＬ７てそれらの４Ｊ＋他的論理相を出力す
るｔ［性的論理和ゲート３０と：その出力Ｄ］０．外部
からの入力ｌ）０及び入力データＤ４を入力とし、■）
０およびＤ ４のいずれか一方もしくは１）１０及びｉ
ｌｌの排他的論理和を第１動作モード信号Ｃ１と第２動
作モード信号ｃ２により選択的にフリップフロップ１４
の入力に供給するセレクタ２５とから構成されている。
である。この実施例は、４ビット並列パタン圧縮器の例
を示し１、信号入力端ｆお、１２びり１１ツク入力端子
を有する４個のクリップフ１−ノツプ］１〜１４と・フ
リップフロップ１２〜］−４の出力Ｉ） ６へＹ）８の
それぞれと入力データＩ）１−Ｄ３のそれぞれとを入力
とし７、そのい゛すれか・方もしくは１ノ［性的論理和
を第１動作モーＦ信号Ｃ１と第２動作モーｌ−侶号Ｃ２
とにより選択的にフリップフロップ１１〜］３の入力に
供給４″るセレクタ２１へ・２３と；フリップフロップ
１１及び１２の出力Ｄ５及びＩ−）６を入力とし、擬似
乱数データとＬ７てそれらの４Ｊ＋他的論理相を出力す
るｔ［性的論理和ゲート３０と：その出力Ｄ］０．外部
からの入力ｌ）０及び入力データＤ４を入力とし、■）
０およびＤ ４のいずれか一方もしくは１）１０及びｉ
ｌｌの排他的論理和を第１動作モード信号Ｃ１と第２動
作モード信号ｃ２により選択的にフリップフロップ１４
の入力に供給するセレクタ２５とから構成されている。
第２図は第１図の並列パタン圧縮器の動作説明図である
。本図を併用して第１ ［ＸＩの並列パタン圧縮器の動
作を説明する。
。本図を併用して第１ ［ＸＩの並列パタン圧縮器の動
作を説明する。
第］動作モー ド信号ｃ１−・” ｏ ”のとき、各セ
レクタ２１へ−２３は、対応する入力データＤ１へ−Ｄ
３をフリップフロップ１１〜１３にイれぞれ供給する。
レクタ２１へ−２３は、対応する入力データＤ１へ−Ｄ
３をフリップフロップ１１〜１３にイれぞれ供給する。
セＩ／クタ２５は、入力データＩ） ４をフリップフロ
ップ１４に供給憚る。各フリップフロップ１］〜１４は
、第２図のように供給された値を出力する。即ち、入力
または出力用バッファとして動作する。。
ップ１４に供給憚る。各フリップフロップ１］〜１４は
、第２図のように供給された値を出力する。即ち、入力
または出力用バッファとして動作する。。
第１動作モード信号ｃｌ＝“１”、第２動作モード信号
ｃ２＝”］“のとき、各セレクタ２１゜２２．２３は、
対応する曲設のフリップフロップ１．２，１．３．１４
の出力Ｄ６．Ｄ７．１）８を選択して、フリップフロラ
１］、、 ］、、 １２． １．３にそれぞれ供給す
る。セレクタ２５は、外部からの入力Ｄｏをフリップフ
ロップ１４に供給する。各フリップフロップ１１〜１４
は、第２図のように供給された値を出力するので、本回
路はバウンダリスキャン用バッファとして動作する。
ｃ２＝”］“のとき、各セレクタ２１゜２２．２３は、
対応する曲設のフリップフロップ１．２，１．３．１４
の出力Ｄ６．Ｄ７．１）８を選択して、フリップフロラ
１］、、 ］、、 １２． １．３にそれぞれ供給す
る。セレクタ２５は、外部からの入力Ｄｏをフリップフ
ロップ１４に供給する。各フリップフロップ１１〜１４
は、第２図のように供給された値を出力するので、本回
路はバウンダリスキャン用バッファとして動作する。
第１動作モード信号（・１・ ”１″、第２動作モード
信号（：２ “０“のとき、各セレクタ２１゜２２．２
３は、対応する曲設のフロップフ１７ツブ１．２，１．
３．１４の出力Ｄ６．Ｄ７．Ｄ８と入力データＤ１．．
Ｉ）２．Ｄ３との排他的論理和を、フリップフロップ１
１．．１．２．１３にそれぞれ供給する。セレクタ２５
は、排他的論理和ゲート３０の出力１）１０と入力デー
タＩ）４との排他的論理和をフリップフロップ１４に供
給する。各フリップフ１：フップ１１・〜１４は、第２
図のように供給された値を出力するので、本回路は並列
パタン圧縮器として動作する。
信号（：２ “０“のとき、各セレクタ２１゜２２．２
３は、対応する曲設のフロップフ１７ツブ１．２，１．
３．１４の出力Ｄ６．Ｄ７．Ｄ８と入力データＤ１．．
Ｉ）２．Ｄ３との排他的論理和を、フリップフロップ１
１．．１．２．１３にそれぞれ供給する。セレクタ２５
は、排他的論理和ゲート３０の出力１）１０と入力デー
タＩ）４との排他的論理和をフリップフロップ１４に供
給する。各フリップフ１：フップ１１・〜１４は、第２
図のように供給された値を出力するので、本回路は並列
パタン圧縮器として動作する。
第３図は本発明の他の実施例（請求項２）を示す回路図
である。この実施例は、４ビット並列パタン圧縮器の例
を示し、セット信号入力端子およびクロック入力端子を
有する５個のフリップフロップ】−１〜１５と；フリッ
プフロラ１１２〜１５の出力Ｄ５〜Ｄ９のそれぞれと入
力データＩ） １〜Ｄ４のそれぞれとを入力とし、その
いずれか一方もしくは排他的論理和を第１動作モード信
号と第２動作モード信号とにより選択的にフリップフロ
ップ１１〜４の入力にそれぞれ供給するセレクタ２１〜
２４と；フリップフロップ１１及び１２の出力Ｄ５及び
Ｄ６を入力とする排他的論理和ゲート３０と；その出力
ＤＩＯと外部からの入力り。
である。この実施例は、４ビット並列パタン圧縮器の例
を示し、セット信号入力端子およびクロック入力端子を
有する５個のフリップフロップ】−１〜１５と；フリッ
プフロラ１１２〜１５の出力Ｄ５〜Ｄ９のそれぞれと入
力データＩ） １〜Ｄ４のそれぞれとを入力とし、その
いずれか一方もしくは排他的論理和を第１動作モード信
号と第２動作モード信号とにより選択的にフリップフロ
ップ１１〜４の入力にそれぞれ供給するセレクタ２１〜
２４と；フリップフロップ１１及び１２の出力Ｄ５及び
Ｄ６を入力とする排他的論理和ゲート３０と；その出力
ＤＩＯと外部からの入力り。
とを入力とし、そのいずれかを第２動作モード信号ｃ２
により選択的にフリップフロップ１５の入力に供給する
セレクタ２６とから構成されている。
により選択的にフリップフロップ１５の入力に供給する
セレクタ２６とから構成されている。
第４図は、第３図におけるセレクタ２６の実現例の回路
図を示す６セレクタ２６は、第２動作モード信号Ｃ２−
“０′”のとき、排他的論理和ゲート３０の出力Ｄ１０
を選択して出力する。第２動作モード信号Ｃ２−” １
”のときは、外部からの入力ＤＯを選択して出力する
。
図を示す６セレクタ２６は、第２動作モード信号Ｃ２−
“０′”のとき、排他的論理和ゲート３０の出力Ｄ１０
を選択して出力する。第２動作モード信号Ｃ２−” １
”のときは、外部からの入力ＤＯを選択して出力する
。
第５図は、セレクタ２３の実現例の回路図を示す、セレ
クタ２３は、第１動作モード信号ｃｌ＝゛′０”のとき
、第２動作モード信号Ｃ２にかかられす、入力データＤ
３を選択して出力する。第１動作モード信号ｃ１−゛１
′°、第２動作モード信号ｃ２−゛１″のとき、前段の
フリップフロップ１４の出力Ｄ８を選択して出力する。
クタ２３は、第１動作モード信号ｃｌ＝゛′０”のとき
、第２動作モード信号Ｃ２にかかられす、入力データＤ
３を選択して出力する。第１動作モード信号ｃ１−゛１
′°、第２動作モード信号ｃ２−゛１″のとき、前段の
フリップフロップ１４の出力Ｄ８を選択して出力する。
第１動作モード信号ｃｌ＝″１′°、第２動作モード信
号Ｃ２ＩＩ ＯＩ＋のとき、前段のフリップフロップ１
４の出力Ｄ８と入力データＤ３との排他的論理和を選択
して出力する。なお、セレクタ２１，２２゜２４も同様
な回路構成で実現できる。
号Ｃ２ＩＩ ＯＩ＋のとき、前段のフリップフロップ１
４の出力Ｄ８と入力データＤ３との排他的論理和を選択
して出力する。なお、セレクタ２１，２２゜２４も同様
な回路構成で実現できる。
第６図は、第３図の並列パタン圧縮器の動作説明図であ
る。本図を併用して第３図の並列パタン圧縮器の動作を
説明する。
る。本図を併用して第３図の並列パタン圧縮器の動作を
説明する。
第１動作モード信号Ｃ１−°“Ｏ”のとき、各セレクタ
２１〜２４は、対応する入力データＤ１〜Ｄ４をフリッ
プフロップ１１〜１４にそれぞれ供給する。各フリップ
フロップ１１〜１５は、第６図のように供給された値を
出力するので、本回路は入出力用バッファとして動作す
る。
２１〜２４は、対応する入力データＤ１〜Ｄ４をフリッ
プフロップ１１〜１４にそれぞれ供給する。各フリップ
フロップ１１〜１５は、第６図のように供給された値を
出力するので、本回路は入出力用バッファとして動作す
る。
第１動作モード信号Ｃ１−“１°゛、第２動作モ、−ド
信号ｃ２＝“１パのとき、セレクタ２６は、外部からの
入力ＤＯをフリッププロップ１うに供給する。各セレク
タ２１〜２４は、対応する前段のフリップフロップ１２
〜１５の出力Ｄ６〜Ｄ９を選択して、フリップフロップ
１１〜１４にそれぞれ供給する。各フリップフロラ１１
１〜１５は、第６図のように供給された値を出力するの
で、本回路は、バウンダリ・スキャン用バッファとして
動作する。
信号ｃ２＝“１パのとき、セレクタ２６は、外部からの
入力ＤＯをフリッププロップ１うに供給する。各セレク
タ２１〜２４は、対応する前段のフリップフロップ１２
〜１５の出力Ｄ６〜Ｄ９を選択して、フリップフロップ
１１〜１４にそれぞれ供給する。各フリップフロラ１１
１〜１５は、第６図のように供給された値を出力するの
で、本回路は、バウンダリ・スキャン用バッファとして
動作する。
第１動作モード信号ｃ１＝′″１°′、第２動作モード
信号ｃ２＝″０″のとき、セレクタ２６は、排他的論理
和ゲート３０の出力ＤＩＯをフリップフロップ１５に供
給する。各セレクタ２１〜２４は、対応する前段のフリ
ップフロップ１２〜１５の出力Ｄ６〜Ｄ９と入力データ
Ｄ１〜Ｄ４との排他的論理和を、フリップフロラ７１１
〜１４にそれぞれ供給する。各フリップフロップ１１〜
１５は、第６図のように供給された値を出力するので、
本回路は並列パタン圧縮器として動作する。
信号ｃ２＝″０″のとき、セレクタ２６は、排他的論理
和ゲート３０の出力ＤＩＯをフリップフロップ１５に供
給する。各セレクタ２１〜２４は、対応する前段のフリ
ップフロップ１２〜１５の出力Ｄ６〜Ｄ９と入力データ
Ｄ１〜Ｄ４との排他的論理和を、フリップフロラ７１１
〜１４にそれぞれ供給する。各フリップフロップ１１〜
１５は、第６図のように供給された値を出力するので、
本回路は並列パタン圧縮器として動作する。
以上説明したように本発明によれば、わずがなセレクタ
回路の付加で従来の並列パタン圧縮器を、並列パタン圧
縮器、バウンダリ・スキャン用バッファ、およびチップ
の入力または出力バッファとして動作させることができ
る。
回路の付加で従来の並列パタン圧縮器を、並列パタン圧
縮器、バウンダリ・スキャン用バッファ、およびチップ
の入力または出力バッファとして動作させることができ
る。
さらに、セレクタとフリップフロップを１つ付加するこ
とにより、すべて同じ回路構成を有するフリップフロッ
プと２入力セレクタを用いて、規則的な回ｌｉ！８構成
で実現することができる。これによりセレクタの１つが
３入力の複雑な回路構成になること、また回路の段数が
増えて動作速度が遅くなることを回避できる。
とにより、すべて同じ回路構成を有するフリップフロッ
プと２入力セレクタを用いて、規則的な回ｌｉ！８構成
で実現することができる。これによりセレクタの１つが
３入力の複雑な回路構成になること、また回路の段数が
増えて動作速度が遅くなることを回避できる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の並列パタン圧縮器の動作説明図、第３図は本発明の
他の実施例を示す回路図、第４図は第３図中のセレクタ
２６の実現例を示す回路図、第５図はセレクタ２３の実
現例を示す回路図、第６図は第３図の並列パタン圧縮器
の動作説明図、第７図は従来の並列パタン圧縮器の一例
の回路図である。 １１〜１５・・・フリップフロップ、２１〜２４゜５゜ ２６・・・セレクタ、 ０・・ 排他的論理和ゲー ト。
図の並列パタン圧縮器の動作説明図、第３図は本発明の
他の実施例を示す回路図、第４図は第３図中のセレクタ
２６の実現例を示す回路図、第５図はセレクタ２３の実
現例を示す回路図、第６図は第３図の並列パタン圧縮器
の動作説明図、第７図は従来の並列パタン圧縮器の一例
の回路図である。 １１〜１５・・・フリップフロップ、２１〜２４゜５゜ ２６・・・セレクタ、 ０・・ 排他的論理和ゲー ト。
Claims (1)
- 【特許請求の範囲】 １、セット信号入力端子およびクロック入力端子を有す
るＮ個（Ｎは２以上の自然数）の第１から第Ｎのフリッ
プフロップと、前記第（ｉ＋１）（ｉは１以上かつＮ−
１以下）のフリップフロップの出力と第ｉの入力データ
とを入力とし、それらのいずれか一方もしくは排他的論
理和を第１動作モード信号及び第２動作モード信号によ
り選択的に第ｉのフリップフロップの入力に供給する第
１から第（Ｎ−１）の（Ｎ−１）個のセレクタと、前記
Ｎ個のフリップフロップの内少なくとも２個のフリップ
フロップの出力を入力とし所定の論理演算を行い、１ビ
ットの擬似乱数データを出力する擬似乱数データ発生手
段と、前記擬似乱数データ発生手段の出力と外部入力と
第Ｎ入力データとを入力とし、前記外部入力と前記第Ｎ
入力データとのいずれか一方もしくは前記擬似乱数デー
タ発生手段の出力と前記第Ｎ入力データとの排他的論理
和を前記第１動作モード信号及び第２動作モード信号に
より選択的に前記第Ｎのフリップフロップの入力に供給
する第Ｎのセレクタとから構成されることを特徴とする
並列パタン圧縮器。 ２、セット信号入力端子およびクロック入力端子を有す
る（Ｎ＋１）個の第１から第（Ｎ＋１）のフリップフロ
ップと、前記第（ｉ＋１）のフリップフロップの出力と
第ｉの入力データを入力とし、それらのいずれか一方も
しくは排他的論理和を第１動作モード信号及び第２動作
モード信号により選択的に第ｉのフリップフロップの入
力に供給する第１から第Ｎのセレクタと、前記（Ｎ＋１
）個のフリップフロップの内少なくとも２個のフリップ
フロップの出力を入力とし所定の論理演算を行い、１ビ
ットの擬似乱数データを出力する擬似乱数データ発生手
段と、前記擬似乱数データ発生手段の出力と外部入力と
を入力とし、それらのいずれか一方を前記第２動作モー
ド信号により選択的に前記第（Ｎ＋１）のフリップフロ
ップの入力に供給する第（Ｎ＋１）のセレクタとから構
成されることを特徴とする並列パタン圧縮器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182010A JPH0469580A (ja) | 1990-07-10 | 1990-07-10 | 並列パタン圧縮器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182010A JPH0469580A (ja) | 1990-07-10 | 1990-07-10 | 並列パタン圧縮器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0469580A true JPH0469580A (ja) | 1992-03-04 |
Family
ID=16110751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2182010A Pending JPH0469580A (ja) | 1990-07-10 | 1990-07-10 | 並列パタン圧縮器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0469580A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222579A (ja) * | 1988-07-12 | 1990-01-25 | Toshiba Corp | シグネチャ圧縮回路 |
| JPH02156176A (ja) * | 1988-12-08 | 1990-06-15 | Matsushita Electric Ind Co Ltd | 組み込み検査方式および組み込み検査用レジスタ |
-
1990
- 1990-07-10 JP JP2182010A patent/JPH0469580A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222579A (ja) * | 1988-07-12 | 1990-01-25 | Toshiba Corp | シグネチャ圧縮回路 |
| JPH02156176A (ja) * | 1988-12-08 | 1990-06-15 | Matsushita Electric Ind Co Ltd | 組み込み検査方式および組み込み検査用レジスタ |
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