JPH0222579A - シグネチャ圧縮回路 - Google Patents
シグネチャ圧縮回路Info
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- JPH0222579A JPH0222579A JP63171906A JP17190688A JPH0222579A JP H0222579 A JPH0222579 A JP H0222579A JP 63171906 A JP63171906 A JP 63171906A JP 17190688 A JP17190688 A JP 17190688A JP H0222579 A JPH0222579 A JP H0222579A
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- gate
- level
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口発明の目的コ
（産業上の利用分野）
この発明は、テスト対象から出力されるテスト出力をラ
ッチして並列シグネチャ圧縮した後スキャン動作により
読出すシグネチャ圧縮回路に関し、特にテスト容易化設
計時に使用されるものである。
ッチして並列シグネチャ圧縮した後スキャン動作により
読出すシグネチャ圧縮回路に関し、特にテスト容易化設
計時に使用されるものである。
（従来の技術）
高集積化された集積回路を解析する手法の一つに、並列
シグネチャ圧縮法と呼ばれるものがある。この並列シグ
ネチャ圧縮法は、第３図に示すように、テスト対象とな
る例えば組合せ回路１のテスト入カバターンに対するテ
スト出力を出力レジスタ３によって並列シグネチャ圧縮
する手法である。
シグネチャ圧縮法と呼ばれるものがある。この並列シグ
ネチャ圧縮法は、第３図に示すように、テスト対象とな
る例えば組合せ回路１のテスト入カバターンに対するテ
スト出力を出力レジスタ３によって並列シグネチャ圧縮
する手法である。
具体的には、並列シグネチャ圧縮手法による組合せ回路
１の解析は、以下に示す手順にしたがって行われる。
１の解析は、以下に示す手順にしたがって行われる。
まず、組合せ回路１のテスト出方を取り込み、出力レジ
スタ３を並列入力のリニア・フィードバックシフトレジ
スタ（ＬＦＳＲ）として動作させる。これにより、組合
せ回路１のテスト出力を並列シグネチャ圧縮する。
スタ３を並列入力のリニア・フィードバックシフトレジ
スタ（ＬＦＳＲ）として動作させる。これにより、組合
せ回路１のテスト出力を並列シグネチャ圧縮する。
次に、シグネチャ圧縮された組合せ回路１の出力をスキ
ャン転送により外部に読出す。
ャン転送により外部に読出す。
そして、外部に続出された内容は、予め用意された期待
値と比較される。この比較結果にしたがって、テスト対
象の解析が行なわれる。
値と比較される。この比較結果にしたがって、テスト対
象の解析が行なわれる。
このように、出力レジスタ３は、通常動作となるテスト
出力のラッチ、並列シグネチャ圧縮、スキャン動作を行
なうことができるように構成されていなければならない
、そこで、出力レジスタ３には、出力レジスタ３が上記
の動作を実現するためのハードウェアが付加されている
。
出力のラッチ、並列シグネチャ圧縮、スキャン動作を行
なうことができるように構成されていなければならない
、そこで、出力レジスタ３には、出力レジスタ３が上記
の動作を実現するためのハードウェアが付加されている
。
このようなハードウェアが出力レジスタ３に付加されて
、並列シグネチャ圧縮を実行するシグネチャ圧縮回路と
しては、例えば第４図（Ａ）に示すように構成されたも
のがある。
、並列シグネチャ圧縮を実行するシグネチャ圧縮回路と
しては、例えば第４図（Ａ）に示すように構成されたも
のがある。
第４図に示すシグネチャ圧縮回路は、ＢＩＬＢＯ（Ｂｕ
ｌｌｔ−Ｉｎ Ｌｏｇｉｃ−ＢｌｏｃｋＯｂｓｅｒｖ
ｅｒ）方式のものである。第４図では、テスト対象とな
る組合せ回路のテスト出力（Ｚｌ〜Ｚ８）を８ビツト長
としている。
ｌｌｔ−Ｉｎ Ｌｏｇｉｃ−ＢｌｏｃｋＯｂｓｅｒｖ
ｅｒ）方式のものである。第４図では、テスト対象とな
る組合せ回路のテスト出力（Ｚｌ〜Ｚ８）を８ビツト長
としている。
第４図において、出力レジスタは、８ビツトのそれぞれ
のテスト出力に対応して設けられたフリップフロップ回
路（以下ｒ Ｆ／Ｆ 、と略記する）５で構成されてい
る。Ｆ／Ｆ５は、否定論理和（ＮＯＲ）ゲート７及び排
他的論理和（ＥＸＯＲ）ゲート９を介して上位ビットの
Ｆ／Ｆ５に接続されている。それぞれのＦ／Ｆ５には、
対応するテスト出力が論理積（ＡＮＤ）ゲート１１及び
ＥＸＯＲゲート９を介して与えられる。ＡＮＤゲート１
１は、その一方の入力に制御信号Ａが供給され、ＮＯＲ
ゲート７は、その一方の入力に制御信号Ｂが供給されて
いる。これらの制御信号Ａ、Ｂにより、両ゲートの出力
は制御されている。
のテスト出力に対応して設けられたフリップフロップ回
路（以下ｒ Ｆ／Ｆ 、と略記する）５で構成されてい
る。Ｆ／Ｆ５は、否定論理和（ＮＯＲ）ゲート７及び排
他的論理和（ＥＸＯＲ）ゲート９を介して上位ビットの
Ｆ／Ｆ５に接続されている。それぞれのＦ／Ｆ５には、
対応するテスト出力が論理積（ＡＮＤ）ゲート１１及び
ＥＸＯＲゲート９を介して与えられる。ＡＮＤゲート１
１は、その一方の入力に制御信号Ａが供給され、ＮＯＲ
ゲート７は、その一方の入力に制御信号Ｂが供給されて
いる。これらの制御信号Ａ、Ｂにより、両ゲートの出力
は制御されている。
すなわち、回路全体としての機能は、これらの制御信号
Ａ、Ｂにより決定されている。
Ａ、Ｂにより決定されている。
制御信号Ａ、Ｂがともに“１”レベルにあっては、ＮＯ
Ｒゲート７の出力は“０″レベルとなり、ＡＮＤゲート
１１の出力はテスト出力となる。これにより、ＥＸＯＲ
ゲート９の出力はテスト出力となる。したがって、それ
ぞれのテスト出力は対応するＦ／Ｆ５にそれぞれセット
されて、通常動作（テスト対象となる回路の本来の動作
）が行なわれる。すなわち、第４図（Ａ）に示すシグネ
チャ圧縮回路は、第４図（Ｂ）に示すような構成となる
。
Ｒゲート７の出力は“０″レベルとなり、ＡＮＤゲート
１１の出力はテスト出力となる。これにより、ＥＸＯＲ
ゲート９の出力はテスト出力となる。したがって、それ
ぞれのテスト出力は対応するＦ／Ｆ５にそれぞれセット
されて、通常動作（テスト対象となる回路の本来の動作
）が行なわれる。すなわち、第４図（Ａ）に示すシグネ
チャ圧縮回路は、第４図（Ｂ）に示すような構成となる
。
制御信号Ａ、ＢがともにＭ ＯＨレベルにあっては、Ａ
ＮＤゲート１１の出力は″０″レベルとなり、ＮＯＲゲ
ート７の出力は下位ビットのＦ／Ｆ５の反転出力となる
□、これにより、下位ビットのＦ／Ｆ５の出力は反転さ
れて上位ビットのＦ／Ｆ５に与えられる。すなわち、Ｆ
／Ｆ５にラッチされたテスト出力は、上位ビット方向に
スキャンされて外部に読出されることになる。したがっ
て、第４図（Ａ）に示す回路は、第４図（Ｃ）に示すよ
うに、シフトレジスタとなり、テスト出力の転送状態と
なる。
ＮＤゲート１１の出力は″０″レベルとなり、ＮＯＲゲ
ート７の出力は下位ビットのＦ／Ｆ５の反転出力となる
□、これにより、下位ビットのＦ／Ｆ５の出力は反転さ
れて上位ビットのＦ／Ｆ５に与えられる。すなわち、Ｆ
／Ｆ５にラッチされたテスト出力は、上位ビット方向に
スキャンされて外部に読出されることになる。したがっ
て、第４図（Ａ）に示す回路は、第４図（Ｃ）に示すよ
うに、シフトレジスタとなり、テスト出力の転送状態と
なる。
このようなスキャン動作にあっては、テスト出力がＦ／
Ｆ５へ入力されないようにしなければならない、これは
、テスト出力をＡＮＤゲート１１で受け、このＡＮＤゲ
ート１１を制御信号Ａによって制御することで実現して
いる。
Ｆ５へ入力されないようにしなければならない、これは
、テスト出力をＡＮＤゲート１１で受け、このＡＮＤゲ
ート１１を制御信号Ａによって制御することで実現して
いる。
一方、制御信号Ａが″１″レベルかつ制御信号Ｂが″０
″レベルにあっては、テスト出力はＥＸＯＲゲート９の
一方の入力となり、下位ビットのＦ／Ｆ５の反転出力は
ＥＸＯｒｔゲート９の他方の入力となる。これにより、
テスト出力Ｚｉ （ｉ＝１〜８）は、（ｉ−１）ビット
目のＦ／Ｆ５の反転出力Ｑｉ−１と排他的論理和演算が
なされ、その結果がｉビット目のＦ／Ｆ５に与えられる
。すなわち、テスト出力のシグネチャ圧縮が行なわれる
。したがって、第４図（Ａ）に示す回路は、第４図（Ｄ
）に示すように、並列入力のＬＰＳＲとなり、並列シグ
ネチャ圧縮動作がなされるような構成となる。
″レベルにあっては、テスト出力はＥＸＯＲゲート９の
一方の入力となり、下位ビットのＦ／Ｆ５の反転出力は
ＥＸＯｒｔゲート９の他方の入力となる。これにより、
テスト出力Ｚｉ （ｉ＝１〜８）は、（ｉ−１）ビット
目のＦ／Ｆ５の反転出力Ｑｉ−１と排他的論理和演算が
なされ、その結果がｉビット目のＦ／Ｆ５に与えられる
。すなわち、テスト出力のシグネチャ圧縮が行なわれる
。したがって、第４図（Ａ）に示す回路は、第４図（Ｄ
）に示すように、並列入力のＬＰＳＲとなり、並列シグ
ネチャ圧縮動作がなされるような構成となる。
このようなシグネチャ圧縮動作にあって、ＥＸＯＲゲー
ト９は、シグネチャ圧縮を行なうゲートとなる。なお、
ＥＸＯＲゲート９は、排他的否定論理和ゲートであって
もかまわないし、ＺｉがＺｌであってもＱ ｉ−＋がＱ
ｌ、１となっていてもかまわない。
ト９は、シグネチャ圧縮を行なうゲートとなる。なお、
ＥＸＯＲゲート９は、排他的否定論理和ゲートであって
もかまわないし、ＺｉがＺｌであってもＱ ｉ−＋がＱ
ｌ、１となっていてもかまわない。
このように、第４図に示すシグネチャ圧縮回路は、制御
信号Ａ、ＢによりＮＯＲゲート７及びＡＮＤゲート１１
を制御して、上述した手順にしたがってシグネチャ圧縮
手法を行なっている。
信号Ａ、ＢによりＮＯＲゲート７及びＡＮＤゲート１１
を制御して、上述した手順にしたがってシグネチャ圧縮
手法を行なっている。
（発明が解決しようとする課題）
このように、従来のＢＩＬＢＯ方式のシグネチャ圧縮回
路にあって、並列シグネチャ圧縮法を行なうためには、
テスト出力とＦ／Ｆ５からなる出力レジスタとの間に、
Ｅ、ＸＯＲゲート９やＡＮＤゲート１１のゲート回路を
挿入する必要がある。
路にあって、並列シグネチャ圧縮法を行なうためには、
テスト出力とＦ／Ｆ５からなる出力レジスタとの間に、
Ｅ、ＸＯＲゲート９やＡＮＤゲート１１のゲート回路を
挿入する必要がある。
このため、解析しようとするテスト出力が増加すると、
これにともなってゲート回路も増加することになる。し
たがって、集積化した際に専有面積が増加して、構成の
大型化を招いていた。
これにともなってゲート回路も増加することになる。し
たがって、集積化した際に専有面積が増加して、構成の
大型化を招いていた。
一方、テスト出力は２段のゲート回路を介してＦ／Ｆに
与えられているため、ゲート回路２段分の遅延が生じて
いた。このため、厳しい速度スペックが要求される場合
には、使い難いという不具合があった。
与えられているため、ゲート回路２段分の遅延が生じて
いた。このため、厳しい速度スペックが要求される場合
には、使い難いという不具合があった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、専有面積の縮小化を図り、
動作速度の遠いシグネチャ圧縮回路を提供することにあ
る。
、その目的とするところは、専有面積の縮小化を図り、
動作速度の遠いシグネチャ圧縮回路を提供することにあ
る。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために、この発明は、解析の対象と
なる被テスト回路における複数のテスト出力を取り込む
出力レジスタが並列シグネチャ圧縮動作を可能とするシ
グネチャ圧縮回路にして、前記出力レジスタがスキャン
動作を行なうように前記被テスト回路のテスト出力を共
通の制御信号によって所定の論理レベルとするトランジ
スタにより構成されている。
なる被テスト回路における複数のテスト出力を取り込む
出力レジスタが並列シグネチャ圧縮動作を可能とするシ
グネチャ圧縮回路にして、前記出力レジスタがスキャン
動作を行なうように前記被テスト回路のテスト出力を共
通の制御信号によって所定の論理レベルとするトランジ
スタにより構成されている。
（作用）
上記構成において、この発明は、トランジスタを共通の
制御信号によってスイッチング動作させて、テスト出力
を所定の論理レベルとし、出力レジスタに取り込まれた
テスト出力に対してスキャン動作を行なうようにしてい
る。
制御信号によってスイッチング動作させて、テスト出力
を所定の論理レベルとし、出力レジスタに取り込まれた
テスト出力に対してスキャン動作を行なうようにしてい
る。
（実施例）
以下、図面を用いてこの発明の一実施例を説明する。
第１図はこの発明の第１の実施例における構成を示す図
である。第１図に示すこの発明の第１の実施例に係るシ
グネチャ圧縮回路は、ＰＬＡ（プログラマブル・ロジッ
ク・アレー）２１をテスト対象としている。
である。第１図に示すこの発明の第１の実施例に係るシ
グネチャ圧縮回路は、ＰＬＡ（プログラマブル・ロジッ
ク・アレー）２１をテスト対象としている。
第１図に示ずＰＬＡ２１は、その出力が比率型のもので
あり、入力線群と積項線群とで構成されるアンド（ＡＮ
Ｄ）平面は省略されおり、オア（ＯＲ）平面の構成を示
している。
あり、入力線群と積項線群とで構成されるアンド（ＡＮ
Ｄ）平面は省略されおり、オア（ＯＲ）平面の構成を示
している。
ＯＲ平面は、ＡＮＤ平面の出力線となる積項線２３とＰ
ＬＡ２１の出力線２５とが直交して配線されている。積
項４１２３と出力線２５との所定の交点には、ゲート端
子が積項線２３に接続され、出力線２５とグランドとの
間に接続されたＮチャンネルＭＯＳトランジスタ（以下
ｒＮＭＯ３，と呼ぶ）２７が配設されている。また、出
力線２５は、その−万端がゲート端子がグランドに接続
されたＰチャンネルＭＯＳトランジスタ（以下ｒＰＭＯ
３，と呼ぶ）２９を介して電源に接続されている。
ＬＡ２１の出力線２５とが直交して配線されている。積
項４１２３と出力線２５との所定の交点には、ゲート端
子が積項線２３に接続され、出力線２５とグランドとの
間に接続されたＮチャンネルＭＯＳトランジスタ（以下
ｒＮＭＯ３，と呼ぶ）２７が配設されている。また、出
力線２５は、その−万端がゲート端子がグランドに接続
されたＰチャンネルＭＯＳトランジスタ（以下ｒＰＭＯ
３，と呼ぶ）２９を介して電源に接続されている。
このような構成にあって、出力線２５の論理値は積項線
２３の論理値にしたがって決定される。すなわち、論理
値“１″の積項線２３にゲート端子が接続されてオン状
態にあるＮＭＯ８２７に接続されている出力線２５には
、論理値“０”が出力される。
２３の論理値にしたがって決定される。すなわち、論理
値“１″の積項線２３にゲート端子が接続されてオン状
態にあるＮＭＯ８２７に接続されている出力線２５には
、論理値“０”が出力される。
この論理値“０″は、ＰＭＯ３２９とオン状態にあるＮ
ＭＯ８２７のオン抵抗により決定されるロウレベルの電
位となる。
ＭＯ８２７のオン抵抗により決定されるロウレベルの電
位となる。
一方、出力線２５に接続されているすべてのＮＭＯ８２
７に対応した積項線２３の論理値がＯｎとなり、接続さ
れるすべてのＮＭＯ８２７がオフ状態にある出力線２５
には、論理値“１”が出力される。
７に対応した積項線２３の論理値がＯｎとなり、接続さ
れるすべてのＮＭＯ８２７がオフ状態にある出力線２５
には、論理値“１”が出力される。
このようなＰＬＡ２１の出力は、テスト時にはテスト出
力としてこの発明の第１の実施例で示すシグネチャ圧縮
回路に与えられる。
力としてこの発明の第１の実施例で示すシグネチャ圧縮
回路に与えられる。
第１図において、シグネチャ圧縮回路は、出力レジスタ
群を構成するＤ型のＰ／Ｆ３１と、ＥＸＯＲゲート３３
及びＡＮＤゲート３５とを備え、この第１の実施例の特
徴となるＮＭＯ８３７を有して構成されている。このＦ
／Ｆ３１とＥｘＯＲゲート３３、ＡＮＤゲート３５及び
ＮＭＯ３３７は、これらを１組として、積項線２５の本
数に対・応して設けられている。第１図に示すシグネチ
ャ圧縮回路では、シグネチャ圧縮時の回路構成を並列入
力ＬＰＳＲとするフィードバックループは省略されてい
る。
群を構成するＤ型のＰ／Ｆ３１と、ＥＸＯＲゲート３３
及びＡＮＤゲート３５とを備え、この第１の実施例の特
徴となるＮＭＯ８３７を有して構成されている。このＦ
／Ｆ３１とＥｘＯＲゲート３３、ＡＮＤゲート３５及び
ＮＭＯ３３７は、これらを１組として、積項線２５の本
数に対・応して設けられている。第１図に示すシグネチ
ャ圧縮回路では、シグネチャ圧縮時の回路構成を並列入
力ＬＰＳＲとするフィードバックループは省略されてい
る。
第１図において、Ｆ ／ Ｆ ３１は出力レジスタの１
ビツトに対応して設けられている。Ｆ／Ｐ３１は入力端
りに与えられるデータをクロック信号（ＣＬＫ）にした
がって取り込み、取り込んだデータを次のクロック信号
により出力端Ｑから出力する。
ビツトに対応して設けられている。Ｆ／Ｐ３１は入力端
りに与えられるデータをクロック信号（ＣＬＫ）にした
がって取り込み、取り込んだデータを次のクロック信号
により出力端Ｑから出力する。
ＥＸＯＲゲート３３は、一方の入力端に出力線２５が接
続され、他方の入力端にはＡＮＤゲート３５の出力端が
接続されており、出力端はＦ ／ Ｆ ３１の入力端り
に接続されている。このＥＸＯＲゲート３３は、第４図
に示したＥＸＯＲゲート９と同様に、シグネチャ圧縮を
行なう際に機能するゲート回路である。
続され、他方の入力端にはＡＮＤゲート３５の出力端が
接続されており、出力端はＦ ／ Ｆ ３１の入力端り
に接続されている。このＥＸＯＲゲート３３は、第４図
に示したＥＸＯＲゲート９と同様に、シグネチャ圧縮を
行なう際に機能するゲート回路である。
ＡＮＤゲート３５は、一方の入力端にはＷＩＩ御信号Ｂ
が与えられており、他方の入力端には下位のＦ／Ｆ３１
の出力端Ｑが接続されている。なお、最下位のＡＮＤゲ
ートの他方の入力端には、通常の場合、第４図と同様、
制御信号Ａにより制御され、最上位のＦ ／ Ｆ ３１
の出力端Ｑおよび他のテスト対象回路からのスキャン出
力を入力とする２人力セレクタの出力端が接続される。
が与えられており、他方の入力端には下位のＦ／Ｆ３１
の出力端Ｑが接続されている。なお、最下位のＡＮＤゲ
ートの他方の入力端には、通常の場合、第４図と同様、
制御信号Ａにより制御され、最上位のＦ ／ Ｆ ３１
の出力端Ｑおよび他のテスト対象回路からのスキャン出
力を入力とする２人力セレクタの出力端が接続される。
このＡＮＤゲート３５は、下位ビットのＦ ／ Ｆ ３
１の出力を上位ビットのＦ ／ Ｆ ３１に転送するよ
うに機能する。この転送動作は、制御信号Ｂによって制
御されている。
１の出力を上位ビットのＦ ／ Ｆ ３１に転送するよ
うに機能する。この転送動作は、制御信号Ｂによって制
御されている。
すなわち、制御信号Ｂが“０″レベルであるならば、Ａ
ＮＤゲート３５の出力は“ｏ″レベルなる。これにより
、出力線２５の論理値がＢＸＯＲゲート３３を介して対
応するＦ ／ Ｆ ３１の入力端りに与えられる。した
がって、出力線２５に与えられるＰＬＡ２１のテスト出
力がラッチされて、シグネチャ圧縮法における通常動作
が行なわれる。
ＮＤゲート３５の出力は“ｏ″レベルなる。これにより
、出力線２５の論理値がＢＸＯＲゲート３３を介して対
応するＦ ／ Ｆ ３１の入力端りに与えられる。した
がって、出力線２５に与えられるＰＬＡ２１のテスト出
力がラッチされて、シグネチャ圧縮法における通常動作
が行なわれる。
一方、制御信号Ｂが“１″レベルにあっては、ＡＮＤゲ
ート３５の出力は下位ビットのＦ ／ Ｆ ３１の出力
となる。これにより、出力線２５の論理値と下位ビット
のＦ ／ Ｆ ３１の出力との排他的論理和演算が行な
われる。したがって、出力線２５に与えられるＰＬＡ２
１の出力は、並列シグネチャ圧縮されることが可ｆｆｆ
ｉになる。このＰＬＡ２１の出力は、ＮＭＯ８３７と制
御信号Ａとによって制御されて、出力線２５に与えられ
る。
ート３５の出力は下位ビットのＦ ／ Ｆ ３１の出力
となる。これにより、出力線２５の論理値と下位ビット
のＦ ／ Ｆ ３１の出力との排他的論理和演算が行な
われる。したがって、出力線２５に与えられるＰＬＡ２
１の出力は、並列シグネチャ圧縮されることが可ｆｆｆ
ｉになる。このＰＬＡ２１の出力は、ＮＭＯ８３７と制
御信号Ａとによって制御されて、出力線２５に与えられ
る。
ＮＭＯ３３７は、それぞれ出力線２５とグランドとの間
に接続され、そのすべてのゲート端子に制御信号Ａが共
通に与えられて導通制御されている。
に接続され、そのすべてのゲート端子に制御信号Ａが共
通に与えられて導通制御されている。
このＮＭＯ３３７は、そのゲート長が、積項線２３と出
力線２５との交点に設けられたＮＭＯ８２７のゲート長
と同程度もしくは大きくなるように形成されている。こ
れにより、ＮＭＯ３３７のオン抵抗は、ＮＭＯ３２７の
それと同程度もしくは小さくなる。
力線２５との交点に設けられたＮＭＯ８２７のゲート長
と同程度もしくは大きくなるように形成されている。こ
れにより、ＮＭＯ３３７のオン抵抗は、ＮＭＯ３２７の
それと同程度もしくは小さくなる。
ＮＭＯ８３７は、制御信号Ａが“Ｏ”レベルにあっては
オフ状態となる。これにより、ＰＬＡ２１のテスト出力
は出力線２５に与えられる。このテスト出力は、制御信
号Ｂが“０″レベルであればそのままＦ ／ Ｆ ３１
に取り込まれ、制御信号Ｂが“１″レベルであるならば
並列シグネチャ圧縮されてＦ／Ｆ３１に取り込まれる。
オフ状態となる。これにより、ＰＬＡ２１のテスト出力
は出力線２５に与えられる。このテスト出力は、制御信
号Ｂが“０″レベルであればそのままＦ ／ Ｆ ３１
に取り込まれ、制御信号Ｂが“１″レベルであるならば
並列シグネチャ圧縮されてＦ／Ｆ３１に取り込まれる。
このように、テスト出力がＦ ／ Ｆ ３１に取り込ま
れる時に、出力線２５にはＮＭＯ３３７の接合容量が付
加されることになる。しかしながら、この接合容量は、
出力線２５全体に接続される容量に比べてかなり小さく
なる。したがって、ＰＬＡ２１の出力の速度は、ＮＭＯ
３３７が出力線２５に接続されない場合に比べてほとん
ど同程度となる。
れる時に、出力線２５にはＮＭＯ３３７の接合容量が付
加されることになる。しかしながら、この接合容量は、
出力線２５全体に接続される容量に比べてかなり小さく
なる。したがって、ＰＬＡ２１の出力の速度は、ＮＭＯ
３３７が出力線２５に接続されない場合に比べてほとん
ど同程度となる。
一方、ＮＭＯ８３７は、制御信号Ａが“１”レベにあっ
ては、すべてのＮＭＯ３３７がオン状態となる。これに
より、すべての出力線２５は、その論理値が“０”とな
る、したがって、制御信号Ａが“１”レベルであって、
制御信号Ｂが“１”レベルであるならば、下位ビットの
Ｆ ／ Ｆ ３１の出力がＡＮＤゲート３５及びＥＸＯ
Ｒゲート３３を介して上位ビットのＦ ／ Ｆ ３１に
転送される。すなわち、スキャン動作が行なわれること
になる。
ては、すべてのＮＭＯ３３７がオン状態となる。これに
より、すべての出力線２５は、その論理値が“０”とな
る、したがって、制御信号Ａが“１”レベルであって、
制御信号Ｂが“１”レベルであるならば、下位ビットの
Ｆ ／ Ｆ ３１の出力がＡＮＤゲート３５及びＥＸＯ
Ｒゲート３３を介して上位ビットのＦ ／ Ｆ ３１に
転送される。すなわち、スキャン動作が行なわれること
になる。
ゆえに、この発明の第１の実施例にあっては、並列シグ
ネチャ圧縮法におけるスキャン動作を、第４図に示した
従来の回路のようにＡＮＤゲート１１を用いることなく
実現することができる。したがって、素子数を少なくし
て構成の小形化を図ることができる。さらに、ＡＮＤゲ
ート１１を介することなくテスト出力がラッチされるの
で、通常動作における動作速度を速めることができる。
ネチャ圧縮法におけるスキャン動作を、第４図に示した
従来の回路のようにＡＮＤゲート１１を用いることなく
実現することができる。したがって、素子数を少なくし
て構成の小形化を図ることができる。さらに、ＡＮＤゲ
ート１１を介することなくテスト出力がラッチされるの
で、通常動作における動作速度を速めることができる。
なお、第４図の説明においても触れた様に、ＡＮＤゲー
ト３５及びＢＸＯＲゲート３３は、並列シグネチャ圧縮
法を実現できる範囲において、面積がより小さい別の論
理ゲートに置き換えても良い。
ト３５及びＢＸＯＲゲート３３は、並列シグネチャ圧縮
法を実現できる範囲において、面積がより小さい別の論
理ゲートに置き換えても良い。
次に、この発明の第２の実施例を第２図を用いて説明す
る。
る。
第２図はこの発明の第２の実施例における構成を示す図
である。この第２の実施例において、この発明の第２の
実施例に係るシグネチャ圧縮回路は、プリチャージ型の
Ｎｏｒ−ＲＯＭ４１をテスト対象にしている。なお、第
２図において、第１図と同符号のものは同一機能を有す
るものであり、その説明は省略する。また、第２図にあ
っても、並列入力ＬＰＳＲとするフィールドバックル−
１は省略されている。
である。この第２の実施例において、この発明の第２の
実施例に係るシグネチャ圧縮回路は、プリチャージ型の
Ｎｏｒ−ＲＯＭ４１をテスト対象にしている。なお、第
２図において、第１図と同符号のものは同一機能を有す
るものであり、その説明は省略する。また、第２図にあ
っても、並列入力ＬＰＳＲとするフィールドバックル−
１は省略されている。
第２図において、ＲＯＭ４１はワード線４３と出力線と
なるビット線４５とが直交するように配線され、所定の
交点にゲート端子がワード線４３に接続されてビット線
４５とグランド間に８ＭＯ３４７が挿入されている。
なるビット線４５とが直交するように配線され、所定の
交点にゲート端子がワード線４３に接続されてビット線
４５とグランド間に８ＭＯ３４７が挿入されている。
ビット線４５は、・その−・端がゲート端子にクロック
信号（ＣＬＫ）を反転したクロック反転信号（ＣＬＫ）
が与えられたプリチャージ用のＰＭＯ３４９を介して、
電源に接続されている。これにより、ビット線４５は、
クロック信号が“１”レベルの期間にプリチャージがな
される。この時に、プリチャージが確実になされるよう
に、すべてのワード線４３は、その電位が“０″レベル
として、８ＭＯ３４７をすべてオフ状態とする。一方、
クロック信号が″０″レベルの期間では、ビット線４５
に接続されている８ＭＯ３４７を導通制御するワード線
４３の電位に応じた出力がビット線４５に与えられる。
信号（ＣＬＫ）を反転したクロック反転信号（ＣＬＫ）
が与えられたプリチャージ用のＰＭＯ３４９を介して、
電源に接続されている。これにより、ビット線４５は、
クロック信号が“１”レベルの期間にプリチャージがな
される。この時に、プリチャージが確実になされるよう
に、すべてのワード線４３は、その電位が“０″レベル
として、８ＭＯ３４７をすべてオフ状態とする。一方、
クロック信号が″０″レベルの期間では、ビット線４５
に接続されている８ＭＯ３４７を導通制御するワード線
４３の電位に応じた出力がビット線４５に与えられる。
このようなＲＯＭ４１をテスト対象とするシグネチャ圧
縮回路は、第１図に示した構成に加えて、ビット線４５
のプリチャージを確実に行なうための８ＭＯ３５１を備
えている。
縮回路は、第１図に示した構成に加えて、ビット線４５
のプリチャージを確実に行なうための８ＭＯ３５１を備
えている。
この８ＭＯ３５１は、ゲート端子にクロック反転信号が
与えられて、ＮＭＯ３３７とグランドとの間に接続され
ている。すなわち、ビット線４５は、直列に接続された
ＮＭＯ３３７とＮＭＯ８５１を介してグランドに接続さ
れることになる。これにより、クロック信号が“１″レ
ベルとなり、ビット線４５のプリチャージ期間では、８
ＭＯ３５１はオフ状態となる。したがって、ビット線４
５のプリチャージは確実に行なわれる。
与えられて、ＮＭＯ３３７とグランドとの間に接続され
ている。すなわち、ビット線４５は、直列に接続された
ＮＭＯ３３７とＮＭＯ８５１を介してグランドに接続さ
れることになる。これにより、クロック信号が“１″レ
ベルとなり、ビット線４５のプリチャージ期間では、８
ＭＯ３５１はオフ状態となる。したがって、ビット線４
５のプリチャージは確実に行なわれる。
このような構成にあって、クロック信号が“０”レベル
となり、ＲＯＭ４１のデータが出力される期間では、８
ＭＯ３５１はオン状態となる。したがって、通常動作、
並列シグネチャ圧縮動作、スキャン動作が、前述した第
１の実施例と同様にして制御信号Ａ、Ｂにより行なわれ
ることになる。
となり、ＲＯＭ４１のデータが出力される期間では、８
ＭＯ３５１はオン状態となる。したがって、通常動作、
並列シグネチャ圧縮動作、スキャン動作が、前述した第
１の実施例と同様にして制御信号Ａ、Ｂにより行なわれ
ることになる。
なお、この第２の実施例にあって、ＮＭＯ３３７のゲー
ト端子に、制御信号Ａとクロック反転信号（ＣＬＫ）の
論理積をとった信号を与えるようにすれば、８ＭＯ３５
１を省略することが可能となる。
ト端子に、制御信号Ａとクロック反転信号（ＣＬＫ）の
論理積をとった信号を与えるようにすれば、８ＭＯ３５
１を省略することが可能となる。
ゆえに、この第２の実施例にあっても、第１の実施例と
同様の効果を得ることができる。このように、この発明
の第１の実施例及び第２の実施例のシグネチャ圧縮回路
は、並列シグネチャ圧縮法によりテストを行なうに適し
たＲＯＭ、ＲＡＭ、ＰＬＡ等に容易に組み入れることが
でき好適である。
同様の効果を得ることができる。このように、この発明
の第１の実施例及び第２の実施例のシグネチャ圧縮回路
は、並列シグネチャ圧縮法によりテストを行なうに適し
たＲＯＭ、ＲＡＭ、ＰＬＡ等に容易に組み入れることが
でき好適である。
［発明の効果］
以上説明したように、この発明によれば、トランジスタ
をスイッチング動作させてテスト出力を所定の論理レベ
ルとして、スキャン動作を行なうようにしたので、構成
を小形化するとともに、動作速度を速めることができる
ようになる。
をスイッチング動作させてテスト出力を所定の論理レベ
ルとして、スキャン動作を行なうようにしたので、構成
を小形化するとともに、動作速度を速めることができる
ようになる。
第１図はこの発明の第１の実施例の構成を示す図、第２
図はこの発明の第２の実施例の構成を示す図、第３図は
出力レジスタを用いた組合せ回路のテストにおける概略
構成を示す図、第４図は従来のＢＩ ＬＢＯ方式のシグ
ネチャ圧縮回路の一構成を示す図である。 ２１・・・ＰＬＡ ２５・・・出力線 ３１・・・フリップフロッグ回路 ３３・・・ＥＸＯＲゲート ３５・・・ＡＮＤゲート ３７゜ ５１・・・ＮＭＯ３
図はこの発明の第２の実施例の構成を示す図、第３図は
出力レジスタを用いた組合せ回路のテストにおける概略
構成を示す図、第４図は従来のＢＩ ＬＢＯ方式のシグ
ネチャ圧縮回路の一構成を示す図である。 ２１・・・ＰＬＡ ２５・・・出力線 ３１・・・フリップフロッグ回路 ３３・・・ＥＸＯＲゲート ３５・・・ＡＮＤゲート ３７゜ ５１・・・ＮＭＯ３
Claims (1)
- 解析の対象となる被テスト回路における複数のテスト出
力を取り込む出力レジスタが並列シグネチャ圧縮動作を
可能とするシグネチャ圧縮回路にして、前記出力レジス
タがスキャン動作を行なうように前記被テスト回路のテ
スト出力を共通の制御信号によって所定の論理レベルと
するトランジスタを有することを特徴とするシグネチャ
圧縮回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171906A JPH0776782B2 (ja) | 1988-07-12 | 1988-07-12 | シグネチャ圧縮回路 |
| DE68927207T DE68927207T2 (de) | 1988-07-12 | 1989-07-12 | Schaltung zur Signaturkompression |
| KR1019890009922A KR920004278B1 (ko) | 1988-07-12 | 1989-07-12 | 기호압축회로 |
| EP89112727A EP0350888B1 (en) | 1988-07-12 | 1989-07-12 | Signature compression circuit |
| US07/799,719 US5184067A (en) | 1988-07-12 | 1991-11-26 | Signature compression circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63171906A JPH0776782B2 (ja) | 1988-07-12 | 1988-07-12 | シグネチャ圧縮回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0222579A true JPH0222579A (ja) | 1990-01-25 |
| JPH0776782B2 JPH0776782B2 (ja) | 1995-08-16 |
Family
ID=15932020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63171906A Expired - Fee Related JPH0776782B2 (ja) | 1988-07-12 | 1988-07-12 | シグネチャ圧縮回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0350888B1 (ja) |
| JP (1) | JPH0776782B2 (ja) |
| KR (1) | KR920004278B1 (ja) |
| DE (1) | DE68927207T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0469580A (ja) * | 1990-07-10 | 1992-03-04 | Nec Corp | 並列パタン圧縮器 |
| US6834368B2 (en) | 2000-09-25 | 2004-12-21 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including a test facilitation circuit for functional blocks intellectual properties and automatic insertion method of the same test facilitation circuit |
| KR100825790B1 (ko) * | 2006-11-07 | 2008-04-29 | 삼성전자주식회사 | 데이터를 압축시키는 테스트 콘트롤러를 채용한 테스트시스템, 데이터 압축 회로 및 테스트 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975640A (en) * | 1990-02-20 | 1990-12-04 | Crosscheck Technology, Inc. | Method for operating a linear feedback shift register as a serial shift register with a crosscheck grid structure |
| GB9911043D0 (en) | 1999-05-12 | 1999-07-14 | Sgs Thomson Microelectronics | Memory circuit |
| CA2348799A1 (fr) * | 2001-05-22 | 2002-11-22 | Marcel Blais | Appareil d'essai de composants electroniques |
Citations (2)
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|---|---|---|---|---|
| JPS59200456A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61155878A (ja) * | 1984-12-21 | 1986-07-15 | プレッシー セミコンダクターズ リミテッド | 集積回路またはそれに関する改良 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4377757A (en) * | 1980-02-11 | 1983-03-22 | Siemens Aktiengesellschaft | Logic module for integrated digital circuits |
| DE3215671C2 (de) * | 1982-04-27 | 1984-05-03 | Siemens AG, 1000 Berlin und 8000 München | Programmierbare Logikanordnung |
| US4680539A (en) * | 1983-12-30 | 1987-07-14 | International Business Machines Corp. | General linear shift register |
| US4768196A (en) * | 1986-10-28 | 1988-08-30 | Silc Technologies, Inc. | Programmable logic array |
-
1988
- 1988-07-12 JP JP63171906A patent/JPH0776782B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-12 DE DE68927207T patent/DE68927207T2/de not_active Expired - Fee Related
- 1989-07-12 EP EP89112727A patent/EP0350888B1/en not_active Expired - Lifetime
- 1989-07-12 KR KR1019890009922A patent/KR920004278B1/ko not_active Expired
Patent Citations (2)
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| KR100564894B1 (ko) * | 2000-09-25 | 2006-03-30 | 가부시끼가이샤 도시바 | 반도체 집적회로 및 테스트 용이화 회로의 자동삽입방법 |
| KR100825790B1 (ko) * | 2006-11-07 | 2008-04-29 | 삼성전자주식회사 | 데이터를 압축시키는 테스트 콘트롤러를 채용한 테스트시스템, 데이터 압축 회로 및 테스트 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0350888A3 (en) | 1991-08-21 |
| JPH0776782B2 (ja) | 1995-08-16 |
| EP0350888B1 (en) | 1996-09-18 |
| KR920004278B1 (ko) | 1992-06-01 |
| KR900002177A (ko) | 1990-02-28 |
| DE68927207T2 (de) | 1997-03-06 |
| DE68927207D1 (de) | 1996-10-24 |
| EP0350888A2 (en) | 1990-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |