JPH0469742A

JPH0469742A - 電子機器

Info

Publication number: JPH0469742A
Application number: JP2182316A
Authority: JP
Inventors: Kazutoshi Ishiguro; 石黒　一敏
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 1990-07-10
Filing date: 1990-07-10
Publication date: 1992-03-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はＢ　Ｉ　ＯＳ　（ＢＡＳＩＣＩＮＰＵＴ　Ｏｌ
ｌＴＰＵＴＳＹＳＴＥＭ）プログラムをＥＥＰＲＯＭに
格納してなる電子機器に関する。

（ロ）従来の技術近年、パーソナルコンピュータをはじめとする電子機器
の処理能力の向」二には目を見張るものがあり、その機
能は益々増大する傾向にある。ところで、この種電子機
器のソフトウェア（プログラム）は、ディスク等の２次
記憶媒体からシステムの主メモリにロードされて実行さ
れるアプリケーションプログラムと、あらかじめシステ
ムに搭載されている不揮発性メモリに格納されている基
本人出力用のソフトウェア（以下、ＢＩＯＳプログラム
と称す）とから構成される。上記ＢＩＯＳプログラムは
機器の立」二すにおいてアプリケーションプログラムの
ロード等重要な役割を果たすものである。さて、上述し
たような機能の肥大化により、基本的な機能のみをサポ
ートするＢＩＯＳプログラムでさえも非常に複雑化しつ
つあるのが現状である。このようにＢｒＯ３の複雑化が
進むとそれに伴なってＢＩＯ９自身の改良（バグ対策、
バージョンアップ等）要求が頻繁に発生する。このため
、ＢＩＯＳプログラムを書替不能なマスクＲＯＭに搭載
してしまうと、に記改良要求のたびに機器を分解してＭ
　Ａ　Ｓ　Ｋ　Ｒ，ＯＭの交換を行なわねばならず、機
器の製造及び品質」−好ましいものではなかった。

そこで、最近になってＢＩＯＳプログラムを電気的に書
き替え可能であるＥＥＰＲＯＭ（ＮＥＣ技報　Ｖｏｌ、
４２　Ｎｏ、　１．１．／１．９８９　Ｐ２２−Ｐ２３
等参照）もしくはフラッシュＦＲＯＭ（本明細書中では
両者を総称してＥＥＰＲＯＭという）に搭載することが
提案されている。斯る構成によればＢｒＯ３の改良が必
要になった場合でも、ＲＯＭ自身を交換することな（Ｂ
ｒＯ３の内容を簡単に変更できる。

（ハ）発明が解決しようとする課題然るに、この様な機器において、万−ＢＩＯＳプログラ
ムの変更（書き替え）動作１月こ停電等のアクシデント
が発生した場合、システムの基本動作を司るＢｒＯ３が
完全に書き替っていないため、システムは全く動作しな
くなる。更には、Ｂ　Ｉ　Ｏ８が格納されるＥＥＰＲＯ
Ｍは」−述した如く電気的に書き替え可能であるため、
機構的には上記ＥＥＰＲＯＭを交換し易く設計してはい
ない。このため、上記アクシデントの発生に伴なうＥＥ
ＰＲＯＭの交換には多大な手間と労力とが必要となる。

（ニ）課題を解決するための手段本発明は斯る点に鑑みてなされたもので、その構成的特
徴は、電源電圧の供給開始を検出し、リセット信号を出
力するリセット回路と、ＢＩＯＳプログラムが格納され
た電気的消去・書込可能なＥＥＰＲＯＭと、上記ＢＩＯ
３をチェックするための補助プログラムが格納された読
出し専用ＲＯＭと、上記リセット信号に応答して動作を
開始するＣ　Ｐ　Ｕと、上記リセット信号に応答して上
記ＣＰＵのアドレス空間上に上記ＥＥＰＲＯＭ及びＲＯ
Ｍの各アドレスを配置するアドレス変換手段とを備え、
上記リセット信号に応答して上記ＣＰＵはまず−Ｆ記補
助プログラムを実行することにより上記ＢＩＯＳプログ
ラムをチェックし、該プログラムが正常の時には斯るＢ
ＩＯＳプログラムに制御を移し、一方異常の時には上記
ＢＩＯＳプログラムを書き替えることにある。

（ホ）作用斯る構成では、ＢＩＯＳプログラムに異常が発生した際
でも、斯るＢＩＯＳプログラムが格納された記憶素子を
取り替えることなく修正が行なえる。

（へ）実施例第１図は本発明の実施例を示すブロック図であり、図中
（１）はリセット回路であり、該回路は図示しない電源
スィッチがオンとなり駆動電源ＶＣＣが各部に供給され
始めたことを検出した際リセット信号Ｒ，Ｓを出力する
。（２）はＣＰＵ（中央演算ユニット）であり、該ＣＰ
Ｕはリセット回路（１）よりリセット信号Ｒ５が供給さ
れると、端子ＡＯ−Ａ１９よりＦＯＯＯＯ番地（本実施
例では番地を１６進で表記）を示すアドレス信号を出力
する。（３）はＩ１０ポートであり、該ボートは第３図
に示す如くその１．ＰＢＯ端子にリセット回路（１）よ
りリセット信号が供給された時１．ＰＡＯ〜ＩＰＡ７端
子より１６進数「ＦＥ」に相当する信号を出力し、また
ＩＰＢＩ端子にＣＰＵ（２）よりＩ１０信号が入力され
るとＩＰ八へ〜１．ＰＡ７端子より１６進数ｒＯＦＪに
相当する信号を出力する。

（４）は電気的に書替可能なＥＥＰＲＯＭ、（５）は書
替不可能なマスクＲＯＭであり、斯る両ＲＯＭ（４）（
５）の夫々のアドレス端子ＡＯ〜Ａ１５は第１アドレス
バスＡＢＩを介してＣＰＵ（２）のアドレス端子ＡＯ〜
Ａ　１．５に接続されている。また、」二記両ＲＯＭ（
４）（５）の夫々のデータ入出力端子ＤＯ〜Ｄ７はデー
タバスＤＢを介してＣＰＵ（２）のデータ端子ＤＯ〜Ｄ
７に接続されている。また、ＥＥＰＲＯＭ（４）の００
００番地〜ＦＦＦＦ番地にはＢｒＯ３が格納され、一方
マスクＲＯＭ（５）の００００番地〜ＦＦＦＦ番地には
後で詳細に説明する様に上記ＢＩＯ３をチェックし、か
つその結果ＢＩＯ５に異常がある際には斯る１３　Ｉ　
ＯＳを書替えるための補助プログラムが格納されている
。

（６）はアドレス変換回路であり、該回路はＣＰＵ（２
）のアドレス端子Ａ１６〜Ａ１．９より出力され第２ア
ドレスバスＡＢ２を介して供給されるアドレス信号とＩ
１０ボート（３）のＩＰＡＯ〜Ｉ　ＰＡ７端子より出力
される信号とに基づいて上記各ＲＯＭ（４）（５）及び
図示しない他のメモリ素子に対するチップセレクト信号
ＣＳを出力する。

具体的には、このアドレス変換回路（６）は第２図に示
す如く第１〜第８の（ＪＩ他的論理和（ＸＯＲ）回路（
７ａ）〜（７ｈ）と、４つの反転入力を有する第１アン
ド回路（８ａ）と、４つの反転入力及び１つの非反転入
力を有する第２アンド回路（８ｂ）と、４人力型オア回
路（９）と、反転回路（１０）とを有する。上記Ｘ　Ｏ
Ｒ回路（７ａ）〜（７ｈ）の夫々の一方の入力は１ＰＡ
Ｏ〜１．ＰＡ７＠子が接続され、一方、第１、第５ＸＯ
Ｒ回路（７ａ）（７ｅ）の他の入力はＣＰＵ（２）のア
ドレス端子Ａ１６に、第２、第６ＸＯＲ回路（７ｂ）（
７ｆ）の他の入力はＣＰＵ（２）のアドレス端子Ａ１７
に、第３、第７ＸＯＲ回路（７ｃ）（７ｇ）の他の入力
はＣＰＵ（２）のアドレス端子Ａ１ｇに、第４、第８Ｘ
ＯＲ回路（７ｄ）（７ｈ）の他の入力はＣＰＵ（２）の
アドレス端子Ａ１．９に夫々接続されている。また、上
記第１アンド回路（８ａ）の各入力は夫々第１〜第４Ｘ
ＯＲ回路（７ａ）〜（７ｄ）の出力に接続されると共に
、その出力はＥ　Ｅ　Ｐ　ＲＯＭ（４）のチップセレク
ト信号として該ＲＯＭ（４）のチップセレクト端子Ｃ８
に供給される。一方、上記第２アンド回路（８ｂ）の各
反転入力は夫々第５〜第８ＸＯＲ回路（７ｅ）〜（７ｈ
）の出力に接続され、またその非反転入力には４つの入
力が夫々ｒ１０ポート（３）の１．ＰＡ４〜１．ＰＡ７
に接続されたオア回路（９）の出力に接続されている。

そして、斯る第２アンド回路（８１））の出力は直接マ
スクＲＯＭ（５）のデツプセレクト端子Ｃ８に接続され
ると共に反転回路（１０）を介して図示しないメモリ素
子のチップセレクト端子Ｃ８にも接続されている。従っ
て、第２アンド回路（８ｂ）の出力はマスクＲＯＭ（５
）及び他のメモリ素子に対するチップセレクト信号とし
て作用する。また、上記説明からも明らかな様にマスク
ＲＯＭ（５）が選択された時、他のメモリ素子は非選択
となり、逆にマスクＲＯＭ（５）が非選択の時、他のメ
モリ素子が選択されることとなる。

次に本実施例の動作について説明するに、まず図示しな
い電源スイッチがオンとな−２、各部への駆動電圧ｖＣ
Ｃの供給が開始されるとリセット回路（１）がこれを検
出し、リセット信号Ｒ５を出力する。

このリセット信号Ｒ，Ｓは１．ＰＢＯ端子よりＩ１０ポ
ート（３）に供給されるので、Ｉ１０ポート（３）は１
．ＰＡＯ〜１．ＰＡ７端子より１６進表示でｒＥＦＪに
相当する信号を出力する。従って、第２図に示したアド
レス変換回路（６）の第１アンド回路（８ａ）はＣＰＵ
（２）のＡ１６−　Ａ１９端子より出力されるデータが
１６進表示で「ＥＪとなる時のみ出力が論理］となり、
一方第２アンド回路（８ｂ）はＣＰＵ（２）のＡ］、６
〜Ａ１．９端子より出力されるデータが１６進表示で「
Ｆ」となる時のみ出力が論理］となる。この結果、ＥＥ
ＰＲＯＭ（４）、マスクＲＯＭ（５）及びその他のメモ
リ素子の空１１目的アドレス割付は第４図（ａ）に示す
如くとなる。

また、上記リセット信号Ｒ５はＲＴ端子を介してＣＰ　
Ｕ（２）にも供給される。従って、」二連した如（ＣＰ
Ｕ（２）はまずＡＯ−Ａ１９端子より第１、第２アドレ
スバスにＦＯＯＯＯ番地を示すアドレスデータを出力す
る。

この結果、アドレス変換回路（６）に第２アドレスバス
を介して供給されるデータは１６進の「Ｆ」となるので
、アドレス変換回路（６）中の第１アンド回路（８ａ）
の出力は論理Ｏとなり、一方第２アンド回路（８ｂ）の
出力は論理１となる。従って、マスクＲＯＭ（５）のみ
が選択されることとなり、斯るマスクＲＯＭ（５）中の
００００番地に格納されているデータがデータバスＤＢ
を介してＣＰＵ（２）に送られることとなる。

ゆえに、ＣＰＵ（２）は電源投入に伴ないマスクＲＯＭ
（５）中に格納されている補助プログラムを実行するこ
ととなる。

斯る補助プログラムは、−に述した如（Ｂｉａｓをチェ
ックするものであるが、具体的には、第５図のフローチ
ャートに示す処理を行なう。

即ち、Ｓ１ステツプにおいてＥＥＰＲＯＭ（４）中のＢ
ＩＯＳプログラムを示すデータを全て読出すと共にこの
データを順次加算することによりその合計値を算出する
（チェックサム）。

尚、上記ＥＥＰＲＯＭ（４）の各アドレスは、斯る時点
では第４図（ａ）に示す如（ＥＯＯＯＯ番地〜Ｅ　Ｆ　
Ｆ　Ｆ　Ｆ番地となっている。従って、上記データの読
出し時にはＣＰＵ（２）のＡＯ〜Ａ１９端子からは１６
進でＥＯＯＯＯ〜ＥＦＦＦＦのデータが出力される様に
補助プログラムは構成される。

また、」二記ＢＩＯＳプログラムのチェックサム値はＢ
ｒＯ３が正常の際には常にある特定値となる様に設定さ
れている。

次いでＳ２ステツプが処理されるが、斯るステップでは
、上記Ｓ１ステツプで算出されたチェックサム値が特定
値であるか否かを判定する。斯る判定において、特定値
であると判定すると処理はＳ３ステツプに進む。

Ｓ３ステツプでは、ＣＰＵ（２）のＩ１０端子よりＩ１
０１００出力すると共にＥ　Ｅ　Ｐ　Ｒ，ＯＭ（４）中
のＢＩＯＳプログラムの開始番地をＡＯ−Ａ１９端子よ
り出力し、ＢｒＯ３を起動させる。

具体的には、Ｉ１０１００出力によりＩ１０ボート（３
）のＩ　ＰＡＯ〜Ｉ　ＰＡ７端子からは１６進で「ＯＦ
」を示す信号が出力されるので、マスクＲＯＭ　（５）
は非選択状態となり、空間的アドレス割付上からは削除
される。また、ＥＥＰＲＯＭ（４）はＡ１６〜Ａ］９端
子より１６進で「Ｆ」を示すデータが出力された時のみ
選択される。従って、Ｉ１０１００出力されるとメモリ
の空間的アドレス割伺は第４図（ｂ）に示す如く変化す
る。

また、ＥＥＰＲ，ＯＭ（４）中のＢｒＯ３の開始番地が
例えばＥＯＯＯ番地であるとすると、斯るＳ３ステツプ
においてＣＰＵ（２）のＡＯ〜Ａ１．９端子からはＦＥ
ＯＯＯ番地を示すデータが出力されることとなる６Ｓ２
ステツプに戻って、斯るステップにおいて８１ステツプ
で算出されたチェックサムの値が特定値と等しくないと
判定すると処理はＳ４ステツプに進】　２む。

斯るＳ４ステツプでは、ＣＰＵ（２）はＥＥＰＲＯＭ（
４）中のＢＩＯＳプログラムの書替を行なう。

具体的には、例えば通信ポート（図示せず）を介して送
られてきたり、あるいはフロッピィディスク等の２次記
憶媒体（図示せず）がら読出すことにより得られた正し
いＢＩＯＳプログラムをＥＥＰＲＯＭ（４）中に書込む
。尚、この書込まれたＢｉＯ２のチェックサム値は上記
特定値である。

その後、再びＳ１ステツプに戻り、斯るＳ１ステツプ及
びＳ２ステツプを実行することにより、Ｓ４ステツプに
おける書替動作時にビット落ち等の誤書替が発生してい
ないかどうかを判定する。斯る判定において誤書替が発
生していると判定すると、再度Ｓ４ステツプを処理する
。一方、正しくＢＩＯＳプログラムが書替えられたと判
定すると８３ステツプを処理することにより」二連した
如く制御をＢｒＯ３に渡すこととなる。

尚、本実施例では補助プログラムをマスクＲＯＭに格納
したが、これに限定されるものではなく、ＥＥＰＲＯＭ
、ＥＰＲＯＭ等の他の不揮発性メモリに格納しても良い
。

（ト）発明の効果本発明によれば、ＢＩＯＳプログラムの実行前に斯るプ
ログラムをチェックし、異常が発生している際には」二
記ＢＩＯＳプログラムを書替える。

従って、万−ＢＩＯＳプログラムに異常が発生した際で
もシステムが完全に動作不能となることはない。

【図面の簡単な説明】第１図は本発明の実施例を示すブロック図、第２図は本
実施例の要部を示す要部回路図、第３図は本実施例のＩ
１０ボートの出力信号を説明する模式図、第４図（ａ）
（ｂ）は本実施例の空間的アドレス割付を示す模式図、
第５図は本実施例の動作を説明するためのフローチャー
トである。（１）・・・リセット回路、（２）・・・ＣＰＵ、（３
）・・・Ｉ１０ボート、（４）・・・ＥＥＰＲＯＭ、（
５）・・・マスクＲＯＭ、（６）・・・アドレス変換回
路

Claims

【特許請求の範囲】

（１）電源電圧の供給開始を検出し、リセット信号を出
力するリセット回路と、ＢＩＯＳプログラムが格納され
た電気的消去・書込可能なＥＥＰＲＯＭと、上記ＢＩＯ
Ｓをチェックするための補助プログラムが格納された読
出し専用ＲＯＭと、上記リセット信号に応答して動作を
開始するＣＰＵと、上記リセット信号に応答して上記Ｃ
ＰＵのアドレス空間上に上記ＥＥＰＲＯＭ及びＲＯＭの
各アドレスを配置するアドレス変換手段とを備え、上記リセット信号に応答して上記ＣＰＵはまず上記補助
プログラムを実行することにより上記ＢＩＯＳプログラ
ムをチェックし、該プログラムが正常の時には斯るＢＩ
ＯＳプログラムに制御を移し、一方異常の時には上記Ｂ
ＩＯＳプログラムを書き替えることを特徴とする電子機
器。