JPH0469747A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数個の演算処理部の処理結果を比較または多
数決確認を行なう回路を有する演算処理装置に関し、特
にキャッシュく読み出し）障害処理手段を有する演算処
理装置に関する。

〔従来の技術〕

従来この種の演算処理装置は、１個のマイクロプロセッ
サと１個のキャッシュとを１組とする複数の演算部と、
各々の演算部の処理結果を相互に比較または多数決確認
を行なう多数決回路とを有している。演算部は各々独立
に動作しており、１組の演算部にキャッシュ障害が発生
しても、その演算部はキャッシュをバイパスして主記憶
装置に読み出しのアクセスをする。そして、キャッシュ
障害の発生した演算部の動作は他演算部とは同期せず、
比較または多数決回路で処理結果の不一致か検出され、
キャッシュ障害は比較障害または多数決障害として扱わ
れていた。

この演算処理装置は、比較障害の時には全ての演算部を
直ちにリセットし、その後、再開処理を行う。また、多
数決障害の時は、処理が空いた時に正常なプロセッサの
内部情報を主記憶装置に退避し、全演算部（プロセッサ
及びキャッシュ）をリセットする。そして、退避した正
常なプロセッサの内部情報を各々の演算部にセットした
後、処理の再開を行っていた。

〔発明が解決しようとする課題〕

上述した従来の演算処理装置は、キャッシュ障害が発生
すると、比較または多数決障害として取り扱われていた
。この結果、再開処理動作の発生確率が高く、且つ再開
処理実行時間が無視できないなめ、この演算処理装置を
使用したシステムの効果的な運用に多大な影響を与える
と云う欠点かあった。

〔課題を解決するための手段〕

本発明の演算処理装置は、１個のマイクロプロセッサと
１個のキャッシュとを１組とする複数の演算部と、前記
演算部の処理結果を相互に比較または多数決確認を行な
う回路とを有する演算処理装置において、読み出し障害
を検出するとキャッシュエラー信号を送出する手段とバ
スエラー信号の入力により前記バスエラー信号の入力す
る直前のメモリアクセス命令によって処理されたキャッ
シュデイレクトす」二のキャッシュデータ有効ヒツトを
無効とする手段とを含むキャッシュと、前記複数のキャ
ッシュと接続され前記キャッシュエラー信号の論理和で
ある前記バスエラー信号を作成するパスエラー信号作成
手段と、前記バスエラー信号の入力により前記メモリア
クセス命令の再実行を前記キャッシュに要求する手段を
含むマイクロプロセッサとを含んでいる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の１．実施例のブロック図である。演算
処理装置１は、バス１００を介して主記憶装置２と接続
される。演算処理装置１は、３個のプロセッサ１０．１
１及び１２と、３個のキャッシュ２０，２］及び２２と
、多数決回路３ｏとを含んでいる。プロセッサ１０とキ
ャッシュ２０、プロセッサ１１とキャッシュ２１．プロ
セッサ１２とキャッシュ２２が、それぞれ信号線１３０
．１３１又は］３２によって接続され、３組の演算部を
構成している。キャッシュ２０１キヤツシユ２１及びキ
ャッシュ２２は、各々信号線１．２０．１．２１又は１
２２によって多数決回路３０に接続される。演算処理装
置１に含まれるＯＲ回路４０は、キャッシュ２０．キャ
ッシュ２１及びキャッシュ２２から出力されるキャッシ
ュエラー信号１１０，１１１又は１１２を、各々接続さ
れている信号線から入力する。またキャッシュエラー信
号１．１０，１１１及び１１２の論理和であるバスエラ
ー信号１１３を、プロセッサ１０．１１及び１２．キャ
ッシュ２０．２１及び２２に、各々接続されている信号
線により分配する。

次に、本発明の動作を詳細に説明する。プロセッサ１．
Ｏ，１，１及び１２は同期して動作する。そして、命令
またははデータ読み出し命令を、信号線１．３０，１．
３１又は１３２を介してそれぞれ接続されているキャッ
シュ２０．２１及び２２に同時に発行すると、キャッシ
ュ２０．２１及び２２は各々キャッシュディレクトリを
調べる。そして、対応するアドレスのデータがキャッシ
ュに有れはキャッシュを読み呂し、信号線１３０，１３
１又は１３２を介しプロセッサ１０．１１及び１２にデ
ータを渡す。

この様な動作において、例えばキャッシュ２１が読み出
し動作でキャッシュ障害を発生ずると、キャッシュ２１
はキャッシュエラー信号１１１を′１゛にする。そして
ＯＲ回路４０はバスエラー信号１１３を発生し、その信
号をプロセッサ１０．１１及び１２と、キャッシュ２０
．２１及び２２に各々分配する。

プロセッサ１０．１１及び１２は、バスエラー信号１１
８３が通知されると、信号線１．３０，１３１又は１３
２を介して送られて来たデータの受取を中止し、かつ、
バスエラー信号１１３の入力の直前に発行した命令また
はデータの再読み出し動作を信号線１３０．１．３１又
は］３２を介してそれぞれのキャッシュ２０．２１及び
２２に要求する。

一方、キャッシュ２０．２１及び２２は、バスエラー信
号１１３が通知されると、その通知の入力直前に出され
た読み出し動作のアドレスに対応したキャッシュディレ
クトリ」二のキャッシュデータ有効ビットを各々パ○′
″にリセットする。このとき、プロセッサ１．０，１．
１及び］２からキャッシュ２０．２１及び２２に、再度
、命令またはデータの読み出し動作要求か来ると、対応
するアドレスのキャッシュブイレフ１へり」二の有効ビ
ットが“′０′′にリセットされているため、キャッシ
ュミスヒツトとなる。そして、キャッシュ２０，２１及
び２２は、読み出し命令を信号線１２０，１２１又は１
２２を介し多数決回路３０に供給する。多数決回路３０
は、キャッシュ２０．２１及び２２より送られて来た読
み出し命令の内容に対し、三重多数決判定動作を行い、
正常に演算処理装置が動作していることを確認する。

そして多数決回路３０は、主記憶読み出し命令をバス１
００を介し主記憶装置２に転送する。主記憶装置２は、
送られて来た主記憶読み出し命令に対応した主記憶アド
レス」二のデータを読み出す。そして、バス１００を介
し多数決回路３ｏ、更にキャッシュ２０．２１及び２２
を経由し、プロセッサ１０．１１及び］２に各々その読
み出されたデータを送る。同時にキャッシュ２０．２１
及び２２は、主記憶装置２から読み出されたデータを対
応するキャッシュのエリアに格納し、かつ対応するキャ
ッシュディレクトリ上にアドレス情報とキャッシュデー
タ有効ピッ１〜”　１　”をセットする。

尚、本実施例では説明を簡単にするため、プロセッサを
３台用いた三重多数決方式の演算処理装置を説明したが
本発明はこれに限定されず、またプロセッサを２台用い
た比較回路方式においても同様にこの発明を実現できる
ことは云うまでもない。

〔発明の効果〕

以上説明したように本発明は、プロセッサとキャッシュ
を組とする演算部を複数個構成し、同期して比較または
多数決動作を行なう演算処理装置において、複数個のキ
ャッシュの同時読み出しを行なう動作の場合に、少なく
とも］個のキャッシュにエラー等が生じた時に、演算部
間の同期が取れなくなるのを防止することができる。即
ち、少なくとも１個のキャッシュでエラー等が検出され
た場合、そのキャッシュは障害を検出した事を全プロセ
ッサに通知して命令の再発行を要求し、且つ、全キャッ
シュに対し障害が発生したことを通知して対応するアド
レスのキャッシュデータを無効にする。その結果、複数
個の演算部会てに対し動作の同期が可能となり、比較障
害または多数決障害による再開処理の発生確率が低下し
、この演算装置を使用するシステムを有効に運用できる
と云う効果がある。

第１図は本発明による一実施例のブロック図である。

１・・・演算処理装置、２・・・主記憶装置、１０〜１
２・・・プロセッサ、２０〜２２・・・キャッシュ、３
０・・・多数決回路、４０・・・ＯＲ回路、１００・・
・バス、１１０〜１１２・・・キャッシュエラー信号、
］１３・・・バスエラー信号、１．２０〜１．２２，１
．３０〜１３２・・・信号線。

Claims (1)

【特許請求の範囲】
1. １個のマイクロプロセッサと１個のキャッシュとを１組
   とする複数の演算部と、前記演算部の処理結果を相互に
   比較または多数決確認を行なう回路とを有する演算処理
   装置において、読み出し障害を検出するとキャッシュエ
   ラー信号を送出する手段とバスエラー信号の入力により
   前記バスエラー信号の入力する直前のメモリアクセス命
   令によって処理されたキャッシュディレクトリ上のキャ
   ッシュデータ有効ビットを無効とする手段とを含むキャ
   ッシュと、前記複数のキャッシュと接続され前記キャッ
   シュエラー信号の論理和である前記バスエラー信号を作
   成するバスエラー信号作成手段と、前記バスエラー信号
   の入力により前記メモリアクセス命令の再実行を前記キ
   ャッシュに要求する手段を含むマイクロプロセッサとを
   含むことを特徴とする演算処理装置。