JPH05265790A - マイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ２つのプロセッサを同期運転し、動作一致の
確認と、誤動作が無いかをチェックする冗長化構成の高
信頼性のマイクロプロセッサで、プロセッサのむやみの
切り替り防止と全体のパフォーマンスの向上をはかる。 【構成】 同一動作と同期運転のプロセッサ１１，１２
と、キャッシュメモリ１３，１４と、各メモリ１３，１
４のデータに対する誤り検出訂正回路１５，１６と、プ
ロセッサ１１，１２からの出力データの比較照合結果
で、何れかのプロセッサからのデータをシステムバスＢ
Ｓ２に出力するかを決める比較回路１８と、システムバ
スＢＳ２を経由して使用されるイメンメモリ１９と、誤
り検出訂正回路１５，１６からのエラー信号を入力し、
一対のマイクロプロセッサ１１，１２に対してシステム
バスＢＳ２の使用権を管理させ、キャッシュメモリ１
３，１４に対する訂正不可能なエラー検出時はメインメ
モリ１９の参照リードを許可する制御回路１７とで構成
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサを
冗長化構成としたマイクロプロセッサ装置に関し、更に
詳しくは、同一の動作を同期して実行する一対のマイク
ロプロセッサと、高速にシステムを動作させるための各
々のプロセッサのローカル・メモリと、各ローカルメモ
リの誤り（エラー）検出・訂正回路を備えたマイクロプ
ロセッサ装置に関する。

【０００２】

【従来の技術】プロセスの制御用などに用いられる高い
信頼性が要求されるマイクロプロセッサ装置において
は、主要部であるマイクロプロセッサを冗長化構成と
し、一方のプロセッサの故障が検出できる。

【０００３】図５は、従来の冗長化構成としたマイクロ
プロセッサ装置の一例を示す構成ブロック図である。図
において、１１，１２は一対のマイクロプロセッサで、
一方が０系，他方が１系となっていて、両系統とも同一
の動作を同期して実行している。１３，１４は各プロセ
ッサ１１，１２に対応して設けられたローカルメモリ
で、高速にシステムを動作させるために設けてある。１
５，１６は各ローカルメモリ１３，１４に対してデータ
のエラー検出・訂正を行う誤り検出・訂正回路である。

【０００４】１７は各プロセッサ１１，１２の動作を制
御する制御回路、１８は各プロセッサ１１，１２からの
出力を比較・照合を行う比較回路で、出力データの比較
照合の結果に応じて、一対のプロセッサからのデータを
システムバス２０に出力するか否かを決定し、動作の正
答性を保障している。

【０００５】１９はグローバルメモリで、システムバス
２０を経由して一対のプロセッサ１１，１２が使用す
る。

【０００６】

【発明が解決しようとする課題】このように構成された
従来装置によれば、各々のプロセッサ１１，１２が対応
するローカルメモリ１３，１４をリードする場合、片側
の誤り検出訂正回路が訂正不可能のエラーを検出する
と、正しいデータはグローバルメモリ１９に存在し、こ
のグローバルメモリからデータの参照をすることで、間
欠的なエラーに対してマスクすることができるが、グロ
ーバルメモリからのデータの参照を行うことによる同期
はずれのために、マイクロプロセッサのフェイルとして
扱われてしまう不具合がある。

【０００７】また、エラーの検出率は向上するが、更に
高速化のためにローカルメモリの容量を増加させると、
エラーの発生率も増大してマイクロプロセッサのフェイ
ルとして扱われる頻度が高くなる。

【０００８】本発明は、これらの点に鑑みてなされたも
ので、ローカルメモリの間欠故障によるマイクロプロセ
ッサのフェイルの発生頻度を削減し、高速化の可能な冗
長化構成のマイクロプロセッサ装置を提供することを目
的とする。

【０００９】

【課題を解決するための手段】この様な目的を達成する
本発明は、同一の動作を同期して実行する第１，第２の
マイクロプロセッサと、これらの各マイクロプロセッサ
に対応して設けられたローカルメモリと、これらの各ロ
ーカルメモリに対してデータのエラー検出訂正を行う誤
り検出訂正回路と、各前記マイクロプロセッサからの出
力を比較・照合を行い、出力データの比較照合の結果に
応じて、いずれかのマイクロプロセッサからのデータを
システムバスに出力するか否かを決定する比較回路と、
前記システムバスを経由して使用されるグローバルメモ
リと、前記それぞれのローカルメモリに対する誤り検出
訂正回路からのエラー信号を入力し、一対のマイクロプ
ロセッサに対してそれぞれにシステムバスの使用権を管
理させ、一方のローカルメモリに対する訂正不可能なエ
ラー検出時は、前記システムバスに接続されているグロ
ーバルメモリの参照リードを許可する制御回路とを設け
たことを特徴とするマイクロプロセッサ装置である。

【００１０】

【作用】マイクロプロセッサの冗長化構成による処理能
力の低下は、ローカルメモリを用いることで高速化され
る。

【００１１】誤り検出訂正回路は、各ローカルメモリに
対してデータのエラー検出を行い、訂正可能であればそ
れを訂正する。制御回路は、ローカルメモリに対する訂
正不可能なエラー検出時に於いて、グローバルメモリの
参照リードを許可し、ローカルメモリの間欠故障による
マイクロプロセッサのフェイルの発生頻度を削減する。

【００１２】

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。図において、１１，１２は同一の動作を同
期して実行する第１，第２のマイクロプロセッサ、１
３，１４はこれらの各マイクロプロセッサに対応して設
けられたローカルメモリで、ここでは、キャッシュメモ
リが用いられている。１５，１６は各ローカルメモリに
対してデータのエラー検出訂正を行う誤り検出訂正回路
で、パリティチェック／ジェネレート機能を有するもの
で、マイクロプロセッサ１１，１２内に構成されるもの
を用いてもよい。

【００１３】２０はバスインターフェイスユニットで、
マイクロプロセッサ周辺の高速バスＢＳ１と、外部のシ
ステムバス（低速バス）ＢＳ２とのインターフェイスと
しての機能を有している。破線で囲んだ部分Ｃ０は０系
のＣＰＵを構成し、Ｃ１は１系のＣＰＵを構成してい
る。

【００１４】１８はマイクロプロセッサ１１，１２から
の出力の比較・照合を行い、その比較照合の結果に応じ
て、いずれかのマイクロプロセッサからのデータをシス
テムバスＢＳ２に出力するか否かを決定する比較回路
で、システムバスＢＳ２とのインターフェイスとして、
データ・フロー制御をも行っている。１９はシステムバ
スＢＳ２を経由して使用されるグローバルメモリであ
る。

【００１５】１７は制御回路で、それぞれのローカルメ
モリであるところのキャッシュメモリ１３，１４に対す
る誤り検出訂正回路１５，１６からエラー信号を入力
し、一対のマイクロプロセッサに対してそれぞれにシス
テムバスＢＳ２の使用権を管理させ、一方のローカルメ
モリに対する訂正不可能なエラー検出時は、システムバ
スに接続されているグローバルメモリ１９の参照リード
を許可する機能を有している。

【００１６】図２は、図１における制御回路１７の詳細
を示す構成ブロック図である。この制御回路は、０系の
ＣＰＵ制御回路４１、１系のＣＰＵ制御回路４２、シス
テムバスＢＳ２の制御と０系，１系ＣＰＵのアービトレ
ーションを行うアービトレーション制御回路４３から構
成されている。

【００１７】０系のＣＰＵ制御回路４１、１系のＣＰＵ
制御回路４２は、それぞれのＣＰＵとの入出力信号、す
なわち、リード要求信号０Ｒｅａｄ＊，１Ｒｅａｄ＊、
ライト要求信号０Ｗｒｉｔｅ＊，１Ｗｒｉｔｅ＊、キャ
ッシュ／非キャッシュ領域の表示信号０Ｃａｃｈｅ，１
Ｃａｃｈｅ、システム・バスのアクセス中を示すビジー
信号Ｂｕｓｙ、システム・クロックＳｙｓＣｌｋにより
動作するシーケンス回路になっていて、ＣＰＵの制御や
バス・インターフェイス・ユニット２０，２１の制御を
行う。

【００１８】また、アービトレーション制御回路４３
は、各ＣＰＵ制御回路から、それぞれのＣＰＵがリード
あるいはライト・サイクルであることを示すＲｄ／Ｗｔ
Ｃｙｃｌｅ信号を入力すると共に、各誤り検出訂正回路
１５，１６からのエラー信号０ＰＥｒｒ，１ＰＥｒｒお
よび、比較回路１８からのエラー信号ＭｉｓＣｏｍｐを
入力していて、これらの信号に応じてシステムバスＢＳ
２の使用を許可する許可信号Ｇ＊を、各ＣＰＵ制御回路
４１，４２に出力する。これにより、システムバスＢＳ
２の使用の調停をしている。

【００１９】誤り検出訂正回路１５，１６は、キャッシ
ュメモリ１３，１４をリードした時、パリティエラーを
検出すると、パリティエラーを検出したアドレスからメ
インメモリ（グローバルメモリ）１９の参照のためのリ
ードサイクルを発生させる。

【００２０】このように構成した装置の動作を説明すれ
ば、以下の通りである。図３は、通常のリード・サイク
ルにおける動作を示すタイムチャートであり、図４は、
０系プロセッサ１１がキャッシュのパリティエラーを検
出した場合を想定したときの動作を示すタイムチャート
である。

【００２１】これらの図において、一番上から順に、Ｓ
ｙｓＣｌｋはシステムクロック、Ｔａｇ（１６：３１）
は、キャッシュ・アクセスにおけるプロセッサのタグ入
出力、ＡｄｒＬｏ（０：１５）は、システムバス（キャ
ッシュを含む）アクセスのためのプロセッサの下位１６
ビットアドレス出力を示している。また、Ｃａｃｈｅは
プロセッサの出力信号で、アクセスする領域がキャッシ
ュ領域か非キャッシュ領域かを示している。ＰＥｒｒは
キャッシュのパリティ・エラーの発生の有無を示す信
号、Ｒｅａｄ＊はリードサイクル要求信号で、ビジー信
号Ｂｕｓｙをアクティブにすると、プロセッサはストー
ル状態（待ち状態）となる。

【００２２】ＭＤ（０：３１）は、システムバスＢＳ２
のデータを示す。Ｒｄ／ＷｔＣｙｃｌｅは、各々のプロ
セッサがリードあるいはライト・サイクルであることを
通達する信号で、Ｇ＊はシステム・バスの使用を許可す
る信号である。

【００２３】図３では、パリティエラーの発生はなく、
各誤り検出訂正回路１５，１６からのエラー信号ＰＥｒ
ｒ、および比較回路１８からのエラー信号ＭｉｓＣｏｍ
ｐともインアクティブであり、２つのプロセッサ１１，
１２は同期して動作している。

【００２４】図４では、０系プロセッサがパリティエラ
ーを検出し、メイン・メモリ１９へエラー発生アドレス
のデータを参照するためのリード・サイクルが発生し、
かつ、エラー信号０ＰＥｒｒで、パリティエラー発生を
通達するので、制御回路１７は、０系プロセッサ１１へ
のみ許可（グラント）信号０Ｇ＊をアサートし、システ
ム・バスの片側プロセッサの使用を許可する。

【００２５】０系プロセッサ１１のリード・サイクルの
途中に発生した、１系プロセッサ１２のリード・サイク
ルは、ウェイトされる。次に、０系プロセッサ１１のリ
ード・サイクルの発生時にエラー信号ＰＥｒｒ、Ｍｉｓ
Ｃｏｍｐがインアクティブであることを確認して、同期
動作が再開される。

【００２６】

【発明の効果】以上詳細に説明したように、本発明は、
２つのプロセッサを同期運転し、常にその動作の一致を
確認して、誤動作が無いことをチェックするように構成
した冗長化構成の高信頼性のマイクロプロセッサ装置に
おいて、一対のプロセッサに対して各々にシステム・バ
スの使用権を管理させ、片方のキャッシュ・メモリに対
する訂正不可能なエラー検出時は、システム・バスに接
続されたグローバル・メモリの参照リードを許可するこ
とで、ローカル・メモリの間欠故障によるマイクロプロ
セッサのフェイルの発生を無くするようにしたものであ
る。

【００２７】従って、本発明によれば、むやみにプロセ
ッサの切り替わりが発生することはなく、システム全体
のパフォーマンスを向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】図１における制御回路の詳細を示す構成ブロッ
ク図である。

【図３】通常のリード・サイクルにおける動作を示すタ
イムチャートである。

【図４】０系プロセッサがキャッショのパリティエラー
を検出した場合を想定したときの動作をを示すタイムチ
ャートである。

【図５】従来の冗長化構成のマイクロプロセッサ装置の
一例を示す構成ブロック図である。

【符号の説明】

１１，１２ 第１，第２のマイクロプロセッサ １３，１４ ローカルメモリ １５，１６誤り検出訂正回路 ２０，２１ バスインターフェイスユニット ＢＳ１ 高速バス ＢＳ２ 低速バス １７ 制御回路 １８ 比較回路 １９グローバルメモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 同一の動作を同期して実行する第１，第
   ２のマイクロプロセッサ（１１，１２）と、 これらの各マイクロプロセッサに対応して設けられたロ
   ーカルメモリ（１３，１４）と、 これらの各ローカルメモリに対してデータのエラー検出
   訂正を行う誤り検出訂正回路（１５，１６）と、 各前記マイクロプロセッサ（１１，１２）からの出力を
   比較・照合を行い、出力データの比較照合の結果に応じ
   て、いずれかのマイクロプロセッサからのデータをシス
   テムバス（２０）に出力するか否かを決定する比較回路
   （１８）と、 前記システムバスを経由して使用されるグローバルメモ
   リ（１９）と、 前記それぞれのローカルメモリに対する誤り検出訂正回
   路からのエラー信号を入力し、一対のマイクロプロセッ
   サに対してそれぞれにシステムバス（２０）の使用権を
   管理させ、一方のローカルメモリに対する訂正不可能な
   エラー検出時は、前記システムバスに接続されているグ
   ローバルメモリの参照リードを許可する制御回路（１
   ７）とを設けたことを特徴とするマイクロプロセッサ装
   置。