JPH046977B2 - - Google Patents
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- Publication number
- JPH046977B2 JPH046977B2 JP58203485A JP20348583A JPH046977B2 JP H046977 B2 JPH046977 B2 JP H046977B2 JP 58203485 A JP58203485 A JP 58203485A JP 20348583 A JP20348583 A JP 20348583A JP H046977 B2 JPH046977 B2 JP H046977B2
- Authority
- JP
- Japan
- Prior art keywords
- axis
- signal lines
- data register
- circuit
- photo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Input From Keyboards Or The Like (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はマトリツクススイツチを用いた入力装
置に於いて押圧接続した押釦スイツチのマトリツ
クス上に於ける位置を検出する押釦スイツチ入力
回路に関する。
置に於いて押圧接続した押釦スイツチのマトリツ
クス上に於ける位置を検出する押釦スイツチ入力
回路に関する。
従来多数のスイツチの開状態から閉状態への変
化を検出する方式として、例えばキーボード装置
や操作卓上に設けたスイツチ等の如くスイツチを
マトリツクス状に配置することによつて入力信号
線数を節約することが行なわれているが、その際
の入力回路として従来は第１図に示す如く構成す
るのが一般的であつた。
化を検出する方式として、例えばキーボード装置
や操作卓上に設けたスイツチ等の如くスイツチを
マトリツクス状に配置することによつて入力信号
線数を節約することが行なわれているが、その際
の入力回路として従来は第１図に示す如く構成す
るのが一般的であつた。
即ち１はマトリツクススイツチであるがそのＸ
軸信号ラインx1，x2，……をタイミング信号発生
回路２に、又Ｙ軸信号ラインy1，y2，……をラツ
チ回路３に夫々接続したものであり、前記タイミ
ング信号発生回路２は第２図に示す如く各Ｘ軸信
号ラインx1，x2，……に順次タイミングパルスを
送出する。
軸信号ラインx1，x2，……をタイミング信号発生
回路２に、又Ｙ軸信号ラインy1，y2，……をラツ
チ回路３に夫々接続したものであり、前記タイミ
ング信号発生回路２は第２図に示す如く各Ｘ軸信
号ラインx1，x2，……に順次タイミングパルスを
送出する。
今、前記マトリツクススイツチのいづれか１つ
を押圧接続すると前記タイミングパルスは該押圧
されたスイツチを介してこれに対応するＹ軸信号
ラインy1，y2，……のいづれかに伝達され前記ラ
ツチ回路３にてラツチされてその出力端子a1，
a2，……のいづれかにデジタル信号となつて現れ
るのでこれをデータ処理することによつて押圧し
たスイツチのマトリツクス上に於ける位置を識別
するものである。
を押圧接続すると前記タイミングパルスは該押圧
されたスイツチを介してこれに対応するＹ軸信号
ラインy1，y2，……のいづれかに伝達され前記ラ
ツチ回路３にてラツチされてその出力端子a1，
a2，……のいづれかにデジタル信号となつて現れ
るのでこれをデータ処理することによつて押圧し
たスイツチのマトリツクス上に於ける位置を識別
するものである。
しかしながら第１図に示した如き従来の回路で
は、押釦スイツチが押圧されている間に少なくと
も１つのタイミングパルスが送出される必要があ
るので各Ｘ軸信号ラインに送出するタイミングパ
ルスの１周期Ｔを短く設定しなければならず、押
釦スイツチが多数になると前記タイミング回路２
及びラツチ回路３の極度の高速化が要求されるこ
ととなり複雑かつ高価になると云う欠点があつ
た。
は、押釦スイツチが押圧されている間に少なくと
も１つのタイミングパルスが送出される必要があ
るので各Ｘ軸信号ラインに送出するタイミングパ
ルスの１周期Ｔを短く設定しなければならず、押
釦スイツチが多数になると前記タイミング回路２
及びラツチ回路３の極度の高速化が要求されるこ
ととなり複雑かつ高価になると云う欠点があつ
た。
本発明は上述の如き従来の押釦スイツチ入力回
路の欠点を除去するためになされたものであつ
て、前記各Ｘ軸及びＹ軸信号ラインを夫々第１及
び第２のフオト・カプラ群の発光素子に接続しこ
れに流れる電流によつてその受光素子の出力に発
生する信号を夫々データ・レジスタの各入力端子
に入力すると共に前記第２のフオト・カプラ群の
発光素子に接続しこれに流れる電流によつてその
受光素子の出力に発生する信号を夫々データ・レ
ジスタの各入力端子に入力すると共に前記第２の
フオト・カプラ群に流れた電流がすべて通過する
ようにこれに直列にトリガ用フオト・カプラを接
続しその受光素子出力をラツチパルス発生器及び
遅延回路を介して所要の遅延をもつてラツチパル
スを前記データ・レジスタのセツト入力端に入力
するようにした押釦スイツチ入力回路を提供する
ことを目的とする。
路の欠点を除去するためになされたものであつ
て、前記各Ｘ軸及びＹ軸信号ラインを夫々第１及
び第２のフオト・カプラ群の発光素子に接続しこ
れに流れる電流によつてその受光素子の出力に発
生する信号を夫々データ・レジスタの各入力端子
に入力すると共に前記第２のフオト・カプラ群の
発光素子に接続しこれに流れる電流によつてその
受光素子の出力に発生する信号を夫々データ・レ
ジスタの各入力端子に入力すると共に前記第２の
フオト・カプラ群に流れた電流がすべて通過する
ようにこれに直列にトリガ用フオト・カプラを接
続しその受光素子出力をラツチパルス発生器及び
遅延回路を介して所要の遅延をもつてラツチパル
スを前記データ・レジスタのセツト入力端に入力
するようにした押釦スイツチ入力回路を提供する
ことを目的とする。
以下本発明を図面に示した実施例に基づいて詳
細に説明する。
細に説明する。
第３図は本発明に係る押釦スイツチ入力装置の
一実施例を示す回路図である。
一実施例を示す回路図である。
本図に於いて１はマトリツクス・スイツチ回路
であるがＸ軸信号ラインx1，x2，……xnとＹ軸
信号ラインy1，y2，……yoの交点に夫々押釦スイ
ツチS11乃至sonを配置したものでありＸ軸信号ラ
インx1乃至xoを第１のフオトカプラ群４に於ける
各フオトカプラ４１乃至４ｍのフオト・ダイオー
ド４０１乃至４０ｍのカソードに夫々接続し、ア
ノード側には保護抵抗５１乃至５ｍを介して電力
を供給しておき、これらフオトダイオードと対に
なるフオトトランジスタ４１１乃至４１ｍに発生
するフオトカプラ出力を夫々データレジスタの所
定の入力端子D41，D42，……，D4ｍに入力する
よう構成する。
であるがＸ軸信号ラインx1，x2，……xnとＹ軸
信号ラインy1，y2，……yoの交点に夫々押釦スイ
ツチS11乃至sonを配置したものでありＸ軸信号ラ
インx1乃至xoを第１のフオトカプラ群４に於ける
各フオトカプラ４１乃至４ｍのフオト・ダイオー
ド４０１乃至４０ｍのカソードに夫々接続し、ア
ノード側には保護抵抗５１乃至５ｍを介して電力
を供給しておき、これらフオトダイオードと対に
なるフオトトランジスタ４１１乃至４１ｍに発生
するフオトカプラ出力を夫々データレジスタの所
定の入力端子D41，D42，……，D4ｍに入力する
よう構成する。
一方、Ｙ軸信号ラインy1乃至yoを夫々第２のフ
オト・カプラ群７を構成するフオト・ダイオード
７０１乃至７０ｎのアノードに接続すると共にカ
ソード側は一点に集中してトリガ用フオト・カプ
ラ８のフオト・ダイオード８０１アノードに接続
しそのカソード側を接地し、前記第２のフオトカ
プラ群５前記フオト・ダイオードと対をなすフオ
ト・トランジスタ７１１乃至７１ｎの出力端を
夫々前記データレジユタ６の所定の入力端D71乃
至D7oに接続する。又、前記トリガ用フオト・カ
プラ８と対をなすフオトトランジスタ８１１の出
力をラツチパルス発生回路９及びこの出力を遅延
回路１０を介して前記データレジスタ６のセツト
信号入力端に接続したものである。
オト・カプラ群７を構成するフオト・ダイオード
７０１乃至７０ｎのアノードに接続すると共にカ
ソード側は一点に集中してトリガ用フオト・カプ
ラ８のフオト・ダイオード８０１アノードに接続
しそのカソード側を接地し、前記第２のフオトカ
プラ群５前記フオト・ダイオードと対をなすフオ
ト・トランジスタ７１１乃至７１ｎの出力端を
夫々前記データレジユタ６の所定の入力端D71乃
至D7oに接続する。又、前記トリガ用フオト・カ
プラ８と対をなすフオトトランジスタ８１１の出
力をラツチパルス発生回路９及びこの出力を遅延
回路１０を介して前記データレジスタ６のセツト
信号入力端に接続したものである。
以上説明した様に構成した本発明の押釦スイツ
チ入力装置は以下の如く動作する。今仮にマトリ
ツクススイツチ群１のスイツチS11を押圧すると、
保護抵抗５１を介して供給する電源＋Ｖによつて
フオトダイオード４０１、Ｘ軸ラインx1、スイツ
チs11、Ｙ軸ラインy1、フオト・ダイオード７０
１及びフオト・ダイオード８０１によつて構成す
る閉ループに前記スイツチs11を押圧している間
第４図ａに示す如き電流ｉが流れる。この結果前
記フオト・カプラ４１，７１及び８の内部のフオ
トトランジスタ夫々４１１，７１１及び８１１が
同図ｂに示す如きタイミングで導通するので前記
データレジスタ６の入力端D41及びD71の電位が
アース電位となる。一方、前記ラツチパルス発生
回路１０は前記トリガ用フオト・カプラ８の出力
を得てラツチパルスを発生し、この信号は次段の
遅延回路１０により第４図ｃに示す如く所要の遅
延時間ｔをもつて前記データ・レジスタ６のセツ
ト信号入力端子ｓに達する。
チ入力装置は以下の如く動作する。今仮にマトリ
ツクススイツチ群１のスイツチS11を押圧すると、
保護抵抗５１を介して供給する電源＋Ｖによつて
フオトダイオード４０１、Ｘ軸ラインx1、スイツ
チs11、Ｙ軸ラインy1、フオト・ダイオード７０
１及びフオト・ダイオード８０１によつて構成す
る閉ループに前記スイツチs11を押圧している間
第４図ａに示す如き電流ｉが流れる。この結果前
記フオト・カプラ４１，７１及び８の内部のフオ
トトランジスタ夫々４１１，７１１及び８１１が
同図ｂに示す如きタイミングで導通するので前記
データレジスタ６の入力端D41及びD71の電位が
アース電位となる。一方、前記ラツチパルス発生
回路１０は前記トリガ用フオト・カプラ８の出力
を得てラツチパルスを発生し、この信号は次段の
遅延回路１０により第４図ｃに示す如く所要の遅
延時間ｔをもつて前記データ・レジスタ６のセツ
ト信号入力端子ｓに達する。
而して前記データ・レジスタ６は前記３種の信
号に対し所要の論理演算を施し入力端D41及び
D71のアース電位信号に対応する出力端O41及び
O71に第４図ｄに示す如き高電位を又他の出力端
子O42乃至O4o及びO72乃至O7oには低電位を出力
する。
号に対し所要の論理演算を施し入力端D41及び
D71のアース電位信号に対応する出力端O41及び
O71に第４図ｄに示す如き高電位を又他の出力端
子O42乃至O4o及びO72乃至O7oには低電位を出力
する。
斯くして得た前記データ・レジスタ６の出力端
に於けるデジタル信号を例えばマイクロコンピユ
ータ等によりデータ処理することによつて前記押
圧したスイツチがs11であることを識別すること
ができる。
に於けるデジタル信号を例えばマイクロコンピユ
ータ等によりデータ処理することによつて前記押
圧したスイツチがs11であることを識別すること
ができる。
本発明は以上説明した如く構成し且つ動作する
ものであるから、従来の押釦スイツチ入力装置の
如く高価な高速タイミングパルス発生回路を必要
とせずその周期にスイツチ押圧動作を制限される
こともないのでオペレータの操作習熟度に拘りな
く常に正確な動作を期待しうると共に信号の授受
がフオトカプラを介して行なわれるのでノイズに
よる誤動作を防止する効果をも併せもつものであ
る。
ものであるから、従来の押釦スイツチ入力装置の
如く高価な高速タイミングパルス発生回路を必要
とせずその周期にスイツチ押圧動作を制限される
こともないのでオペレータの操作習熟度に拘りな
く常に正確な動作を期待しうると共に信号の授受
がフオトカプラを介して行なわれるのでノイズに
よる誤動作を防止する効果をも併せもつものであ
る。
第１図は従来の押釦スイツチ入力回路を示すブ
ロツク図、第２図はその動作を示すタイミングチ
ヤート図、第３図は本発明に係る押釦スイツチ入
力回路の一実施例を示すブロツク図、第４図ａ乃
至ｄは夫々その各部の動作を説明するタイミング
チヤート図である。 １……マトリツクススイツチ回路、s11乃至son
……押釦スイツチ、x1乃至xn……Ｘ軸信号線、
y1乃至yo……Ｙ軸信号線、４及び７……第１及び
第２のフオトカプラ群、４０１乃至４０ｍ及び７
０１乃至７０ｎ……フオトカプラの発光素子、４
１１乃至４１ｍ及び７１１乃至７１ｎ……フオト
カプラの受光素子、６……データ・レジスタ、８
……トリガ用フオトカツプラ、８０１……トリガ
用フオトカプラの発光素子、８１１……トリガ用
フオトカプラの受光素子、９……ラツチパルス発
生器、１０……遅延回路。
ロツク図、第２図はその動作を示すタイミングチ
ヤート図、第３図は本発明に係る押釦スイツチ入
力回路の一実施例を示すブロツク図、第４図ａ乃
至ｄは夫々その各部の動作を説明するタイミング
チヤート図である。 １……マトリツクススイツチ回路、s11乃至son
……押釦スイツチ、x1乃至xn……Ｘ軸信号線、
y1乃至yo……Ｙ軸信号線、４及び７……第１及び
第２のフオトカプラ群、４０１乃至４０ｍ及び７
０１乃至７０ｎ……フオトカプラの発光素子、４
１１乃至４１ｍ及び７１１乃至７１ｎ……フオト
カプラの受光素子、６……データ・レジスタ、８
……トリガ用フオトカツプラ、８０１……トリガ
用フオトカプラの発光素子、８１１……トリガ用
フオトカプラの受光素子、９……ラツチパルス発
生器、１０……遅延回路。
Claims (1)
- １ 多数のＸ軸信号ラインとＹ軸信号ラインとの
交点に夫々スイツチを配置したマトリツクス・ス
イツチ入力回路に於いて、前記各Ｘ軸及びＹ軸信
号ラインを夫々第１及び第２のフオト・カプラ群
の発光素子に接続し前記第１及び第２のフオト・
カプラ群の受光素子出力を夫々データ・レジスタ
の所定の入力端子に入力するように構成すると共
に前記第２のフオト・カプラ群の発光素子に直列
にトリガ用フオト・カプラの発光素子を接続しそ
の受光素子出力をラツチパルス発生器及び遅延回
路を介して前記データ・レジスタのセツト入力端
子に入力することによつて前記データ・レジスタ
の前記Ｘ軸及びＹ軸信号ラインに夫々対応する入
力端に現れる信号と前記セツト入力端子に現れる
信号との論理を用いて前記マトリツクス・スイツ
チのいづれが開状態から閉状態に移行したかを検
出するようにしたことを特徴とする押釦スイツチ
入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203485A JPS6095629A (ja) | 1983-10-28 | 1983-10-28 | 押釦スイツチ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203485A JPS6095629A (ja) | 1983-10-28 | 1983-10-28 | 押釦スイツチ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095629A JPS6095629A (ja) | 1985-05-29 |
| JPH046977B2 true JPH046977B2 (ja) | 1992-02-07 |
Family
ID=16474932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203485A Granted JPS6095629A (ja) | 1983-10-28 | 1983-10-28 | 押釦スイツチ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095629A (ja) |
-
1983
- 1983-10-28 JP JP58203485A patent/JPS6095629A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6095629A (ja) | 1985-05-29 |
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