JPH0469823B2 - - Google Patents
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- Publication number
- JPH0469823B2 JPH0469823B2 JP62294364A JP29436487A JPH0469823B2 JP H0469823 B2 JPH0469823 B2 JP H0469823B2 JP 62294364 A JP62294364 A JP 62294364A JP 29436487 A JP29436487 A JP 29436487A JP H0469823 B2 JPH0469823 B2 JP H0469823B2
- Authority
- JP
- Japan
- Prior art keywords
- base layer
- recess
- thyristor
- gate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/211—Thyristors having built-in localised breakdown or breakover regions, e.g. self-protected against destructive spontaneous firing
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、パンチスルー型過電圧保護機能付サ
イリスタ（光サイリスタを含む）に関するもの
で、パンチスルーするブレークオーバー電圧値を
精度よく実現できるサイリスタの製造方法に係
り、特に直流送電などの高電圧変換装置用サイリ
スタの製造に使用される。
イリスタ（光サイリスタを含む）に関するもの
で、パンチスルーするブレークオーバー電圧値を
精度よく実現できるサイリスタの製造方法に係
り、特に直流送電などの高電圧変換装置用サイリ
スタの製造に使用される。
（従来の技術）
大容量の高電圧変換装置用サイリスタ等では、
サイリスタに過電圧自己保護機能を持つものが開
発されている。過電圧保護機能をもつたサイリス
タとしてはアバランシエ型のものが多い。例えば
文献「過電圧保護機能付光サイリスタ、ED85−
４、P23〜29東芝」、「高耐圧自己保護型光サイリ
スタの基本特性、EDD−86−53、P69〜75、日
立」、「Controlled Turn−on Thyristors，
IEEE，Trans・Electron Devices，ED−30，
P816〜824（1983）GE」に示されている。このア
バランシエ型は、PNPN構造のサイリスタのＰ
ゲート・ベース層の一部分に、他の部分よりアバ
ランシエ降伏の起こりやすい領域を設ける。過電
圧の立上りの過渡電圧で、まず前記領域がアバラ
ンシエ降伏して非破壊的なアバランシエ電流が流
れ、これによりパイロツトサイリスタがターンオ
ンし、引続き主サイリスタがターンオンして過電
圧を減衰させ、サイリスタは保護される。アバラ
ンシエ型は素子製造の途中工程でアバランシエ降
伏させるゲート・ベース領域を形成するため、素
子が完成したとき、ブレークオーバ電圧を測定す
ると材料或いはプロセスのばらつきによつて、ど
うしてもブレークオーバ電圧値がばらついてしま
う。またアバランシエ電圧は正の温度依存性をも
つため、必然的にブレークオーバ電圧も温度依存
性をもつ。このことは常温よりも高温の方がブレ
ークオーバ電圧が高くなり、サイリスタの設計
上、特に耐圧、di／dt耐量の面できびしいものと
なつてくる。
サイリスタに過電圧自己保護機能を持つものが開
発されている。過電圧保護機能をもつたサイリス
タとしてはアバランシエ型のものが多い。例えば
文献「過電圧保護機能付光サイリスタ、ED85−
４、P23〜29東芝」、「高耐圧自己保護型光サイリ
スタの基本特性、EDD−86−53、P69〜75、日
立」、「Controlled Turn−on Thyristors，
IEEE，Trans・Electron Devices，ED−30，
P816〜824（1983）GE」に示されている。このア
バランシエ型は、PNPN構造のサイリスタのＰ
ゲート・ベース層の一部分に、他の部分よりアバ
ランシエ降伏の起こりやすい領域を設ける。過電
圧の立上りの過渡電圧で、まず前記領域がアバラ
ンシエ降伏して非破壊的なアバランシエ電流が流
れ、これによりパイロツトサイリスタがターンオ
ンし、引続き主サイリスタがターンオンして過電
圧を減衰させ、サイリスタは保護される。アバラ
ンシエ型は素子製造の途中工程でアバランシエ降
伏させるゲート・ベース領域を形成するため、素
子が完成したとき、ブレークオーバ電圧を測定す
ると材料或いはプロセスのばらつきによつて、ど
うしてもブレークオーバ電圧値がばらついてしま
う。またアバランシエ電圧は正の温度依存性をも
つため、必然的にブレークオーバ電圧も温度依存
性をもつ。このことは常温よりも高温の方がブレ
ークオーバ電圧が高くなり、サイリスタの設計
上、特に耐圧、di／dt耐量の面できびしいものと
なつてくる。
パンチスルー型過電圧保護機能付サイリスタに
ついては文献「LaserTrmming of Thyristors，
IEEE PESC，′85P 463〜468」に示されている。
第３図は従来のパンチスルー型サイリスタの一例
を示す断面図で、Ｐエミツタ層１、Ｎベース層
２、Ｐゲート・ベース層３及びＮエミツタ層４ａ
の４層構造を持つ主サイリスタと、主サイリスタ
に囲まれ、主サイリスタと同体のＰエミツタ層、
Ｎベース層及びＰゲート・ベース層と、Ｎエミツ
タ層４ａに囲まれたＮエミツタ層４ｂの４層構造
のパイロツトサイリスタと、パイロツトサイリス
タに囲まれたＰゲート・ベース層にパンチスルー
するゲート部の凹部１０とがそれぞれ設けられて
いる。符号６はアノード電極、７はカソード電
極、８はゲート電極、９は増幅ゲート電極（パイ
ロツトサイリスタのカソード電極）である。
ついては文献「LaserTrmming of Thyristors，
IEEE PESC，′85P 463〜468」に示されている。
第３図は従来のパンチスルー型サイリスタの一例
を示す断面図で、Ｐエミツタ層１、Ｎベース層
２、Ｐゲート・ベース層３及びＮエミツタ層４ａ
の４層構造を持つ主サイリスタと、主サイリスタ
に囲まれ、主サイリスタと同体のＰエミツタ層、
Ｎベース層及びＰゲート・ベース層と、Ｎエミツ
タ層４ａに囲まれたＮエミツタ層４ｂの４層構造
のパイロツトサイリスタと、パイロツトサイリス
タに囲まれたＰゲート・ベース層にパンチスルー
するゲート部の凹部１０とがそれぞれ設けられて
いる。符号６はアノード電極、７はカソード電
極、８はゲート電極、９は増幅ゲート電極（パイ
ロツトサイリスタのカソード電極）である。
このパンチスルー型では、サイリスタの順方向
電圧により、Ｐゲート・ベース層とＮベース層と
の接合１１に空間電荷領域５（破線の間の領域）
が形成され、順方向電圧の増大にともない拡が
る。順方向電圧が増加して、自己保護動作をする
ブレークオーバ電圧（以下自己保護ブレークオー
バ電圧という）に達すると、Ｐゲート・ベース層
３側の空間電荷領域は、Ｐゲート・ベース層の凹
部底面１０ａに達しパンチスルーする。これによ
り流れる電流が、パイロツトサイリスタのゲート
電流として働き、これをクーンオンし、引続き主
サイリスタが安全にターンオンしてサイリスタは
保護される。
電圧により、Ｐゲート・ベース層とＮベース層と
の接合１１に空間電荷領域５（破線の間の領域）
が形成され、順方向電圧の増大にともない拡が
る。順方向電圧が増加して、自己保護動作をする
ブレークオーバ電圧（以下自己保護ブレークオー
バ電圧という）に達すると、Ｐゲート・ベース層
３側の空間電荷領域は、Ｐゲート・ベース層の凹
部底面１０ａに達しパンチスルーする。これによ
り流れる電流が、パイロツトサイリスタのゲート
電流として働き、これをクーンオンし、引続き主
サイリスタが安全にターンオンしてサイリスタは
保護される。
しかしＰゲート・ベース層３側にのびる空間電
荷領域は、Ｎベース層２側に対しそれぞれの不純
物濃度の関係から非常に狭く、製造の途中工程で
自己保護ブレークオーバ電圧を精度よく制御する
ことは、実験室段階ではできても、量産性という
面から非常に困難である。第４図は、パンチスル
ー型のサイリスタで、凹部底面１０ａから接合１
１までの距離WPBとＰゲート・ベース層３のパン
チスルーするブレークオーバ電圧との関係を示す
図である。同図より明らかなように距離WPBの僅
かな変動に対し前記ブレークオーバ電圧の変化が
大きく、自己保護ブレークオーバ電圧を精度よく
制御することが困難なことがわかる。またＰゲー
ト・ベース層の不純物濃度のプロフアイルによつ
ても距離WPBは異なる。
荷領域は、Ｎベース層２側に対しそれぞれの不純
物濃度の関係から非常に狭く、製造の途中工程で
自己保護ブレークオーバ電圧を精度よく制御する
ことは、実験室段階ではできても、量産性という
面から非常に困難である。第４図は、パンチスル
ー型のサイリスタで、凹部底面１０ａから接合１
１までの距離WPBとＰゲート・ベース層３のパン
チスルーするブレークオーバ電圧との関係を示す
図である。同図より明らかなように距離WPBの僅
かな変動に対し前記ブレークオーバ電圧の変化が
大きく、自己保護ブレークオーバ電圧を精度よく
制御することが困難なことがわかる。またＰゲー
ト・ベース層の不純物濃度のプロフアイルによつ
ても距離WPBは異なる。
以上の問題点を解決するため例えば「特開昭62
−61366号、過電圧保護機能付半導体装置の製造
方法」に開示されているように、凹部１０下方の
Ｐゲート・ベース層が、自己保護ブレークオーバ
電圧で正確にパンチスルーするように、サイリス
タペレツト１つ１つについて、例えば電圧計でモ
ニターしながら凹部の深さをきめる必要があつ
た。
−61366号、過電圧保護機能付半導体装置の製造
方法」に開示されているように、凹部１０下方の
Ｐゲート・ベース層が、自己保護ブレークオーバ
電圧で正確にパンチスルーするように、サイリス
タペレツト１つ１つについて、例えば電圧計でモ
ニターしながら凹部の深さをきめる必要があつ
た。
（発明が解決しようとする問題点）
前述のように過電圧保護機能付サイリスタの従
来の製造方法では、製造の途中工程で自己保護ブ
レークオーバ電圧を精度よく決定することが困難
で、完成した素子のブレークオーバ電圧のばらつ
きが大きいという問題がある。又前記電圧計でモ
ニターしながら行う方法は、この問題点を解決す
ることができるが、量産には向いていないという
問題が残る。
来の製造方法では、製造の途中工程で自己保護ブ
レークオーバ電圧を精度よく決定することが困難
で、完成した素子のブレークオーバ電圧のばらつ
きが大きいという問題がある。又前記電圧計でモ
ニターしながら行う方法は、この問題点を解決す
ることができるが、量産には向いていないという
問題が残る。
本発明の目的は、過電圧保護機能付サイリスタ
の前記問題点を解決し、自己保護ブレークオーバ
電圧のばらつきが少なく、通常のサイリスタと同
等の歩留、コストで、量産できるサイリスタの製
造方法を提供することである。
の前記問題点を解決し、自己保護ブレークオーバ
電圧のばらつきが少なく、通常のサイリスタと同
等の歩留、コストで、量産できるサイリスタの製
造方法を提供することである。
［発明の構成］
（問題点を解決するための手段）
以下、一導電型がＮ型、反対導電型がＰ型とし
て説明する。本発明は、Ｎエミツタ層、Ｐゲー
ト・ベース層、Ｎベース層及びＰエミツタ層の４
層構造を持つサイリスタを製造するにあたり、次
の工程を具備することを特徴とするパンチスルー
型過電圧保護機能付半導体装置の製造方法であ
る。
て説明する。本発明は、Ｎエミツタ層、Ｐゲー
ト・ベース層、Ｎベース層及びＰエミツタ層の４
層構造を持つサイリスタを製造するにあたり、次
の工程を具備することを特徴とするパンチスルー
型過電圧保護機能付半導体装置の製造方法であ
る。
(a) 前記Ｐゲート・ベース層の一部基板頂面に露
出する面から凹部を掘り、その深さが、自己保
護のためブレークオーバする所定順電圧をサイ
リスタに印加したときの前記ゲート・ベース層
に生ずる空間電荷領域に少なくとも達し、さら
に前記両ベース層の接合近傍に至る凹部を形成
する工程。
出する面から凹部を掘り、その深さが、自己保
護のためブレークオーバする所定順電圧をサイ
リスタに印加したときの前記ゲート・ベース層
に生ずる空間電荷領域に少なくとも達し、さら
に前記両ベース層の接合近傍に至る凹部を形成
する工程。
(b) 前記所定電圧をサイリスタに印加したときベ
ース層に生ずる空間電荷領域の基板の厚さ方向
の深さ｜（cm）とＮベース層の不純物濃度ND
（atoms／cm3）との積ND｜（atoms／cm2）に実質
的に等しいＰ型不純物量（atoms／cm2）を前記
凹部底面からドープする工程。
ース層に生ずる空間電荷領域の基板の厚さ方向
の深さ｜（cm）とＮベース層の不純物濃度ND
（atoms／cm3）との積ND｜（atoms／cm2）に実質
的に等しいＰ型不純物量（atoms／cm2）を前記
凹部底面からドープする工程。
(c) 前記凹部表面に電極を形成する工程。
なお凹部底面からドープするＰ型不純物量
（atoms／cm2）は、接合面の単位面積（cm2）当り
の量である。
（atoms／cm2）は、接合面の単位面積（cm2）当り
の量である。
（作用）
本発明は、サイリスタの以下の作用を利用した
ものである。自己保護ブレークオーバ電圧に等し
い所定順電圧をサイリスタに印加すると、この電
圧とほぼ等しい逆電圧がＰゲート・ベース層とＮ
ベース層との接合に印加され、接合を挟んで空間
電荷領域が形成される。この時のＮベース層側の
空間電荷領域の深さ｜（cm）と不純物濃度ND
（atoms／cm3）との積ND｜（atoms／cm2）、即ち接
合の単位面積当たりのＮベース層側の空間電荷領
域の全不純物量（atoms／cm2）は、これに対応す
るＰゲート・ベース層側の空間電荷領域の全不純
物量（atoms／cm2）と等しくなる。また前記所定
順電圧とNDとを決めれば前記ND｜量を求めるこ
とができる。従つて前述のように凹部底面（この
面上に電極が形成されている）から接合までのＰ
ゲート・ベース層のＰ型不純物量を前記ND｜に
実質的に等しくすることが可能である。このよう
なサイリスタでは、凹部底面下方のＰゲート・ベ
ース層は前記所定順電圧でパンチスルーする。
ものである。自己保護ブレークオーバ電圧に等し
い所定順電圧をサイリスタに印加すると、この電
圧とほぼ等しい逆電圧がＰゲート・ベース層とＮ
ベース層との接合に印加され、接合を挟んで空間
電荷領域が形成される。この時のＮベース層側の
空間電荷領域の深さ｜（cm）と不純物濃度ND
（atoms／cm3）との積ND｜（atoms／cm2）、即ち接
合の単位面積当たりのＮベース層側の空間電荷領
域の全不純物量（atoms／cm2）は、これに対応す
るＰゲート・ベース層側の空間電荷領域の全不純
物量（atoms／cm2）と等しくなる。また前記所定
順電圧とNDとを決めれば前記ND｜量を求めるこ
とができる。従つて前述のように凹部底面（この
面上に電極が形成されている）から接合までのＰ
ゲート・ベース層のＰ型不純物量を前記ND｜に
実質的に等しくすることが可能である。このよう
なサイリスタでは、凹部底面下方のＰゲート・ベ
ース層は前記所定順電圧でパンチスルーする。
本発明においては凹部の底面は、両ベース層の
接合近傍に形成される。即ち底面の位置は、導電
型がＰ型からＮ型に移る遷移領域内で、凹部底面
下方の、接合の単位面積当たりの不純物量
（atoms／cm2）が、前記ND｜量に対し実質的に省
略できる領域まで掘り下げられる。従つて本発明
においてはパンチスルーする自己保護ブレークオ
ーバ電圧は、凹部底面からドープされる、接合の
単位面積当たりの不純物量によつて決定され、凹
部の深さは直接的な影響はない。ドープされる不
純物量は例えばイオン注入法等で精度よく制御で
きるので、自己保護ブレークオーバ電圧値のばら
つきは著しく軽減される。
接合近傍に形成される。即ち底面の位置は、導電
型がＰ型からＮ型に移る遷移領域内で、凹部底面
下方の、接合の単位面積当たりの不純物量
（atoms／cm2）が、前記ND｜量に対し実質的に省
略できる領域まで掘り下げられる。従つて本発明
においてはパンチスルーする自己保護ブレークオ
ーバ電圧は、凹部底面からドープされる、接合の
単位面積当たりの不純物量によつて決定され、凹
部の深さは直接的な影響はない。ドープされる不
純物量は例えばイオン注入法等で精度よく制御で
きるので、自己保護ブレークオーバ電圧値のばら
つきは著しく軽減される。
（従来例）
本発明の論理的根拠について説明する。第２図
Ａ及びＢは段階接合とした場合のPN接合に、逆
電圧を印加したときの電荷密度ρと電界Ｅの様子
を表している。横軸は接合面に垂直方向の長さを
示す。同図Ａでxp、xoはそれぞれＰ層、Ｎ層に拡
がるがる空間電荷領域（空乏層とも呼ばれる）幅
で、ｗ＝xp＋xoである。電荷密度ρは電子の電荷
ｑ（絶対値）にＰ層及びＮ層の不純物濃度NA及び
NDをかけたもので、それぞれ−qNA及びqNDと表
せる。Ｐ層及びＮ層の空間電荷領域中の接合の単
位面積当たりの全電荷qNA xp及びqND xoは互
いに等しい。同図Ｂは電界分布で同図Ａの電荷分
布の積分によつて得られる。これより所定逆電圧
を印加したときの空間電荷領域の幅Ｗがわかる。
Ａ及びＢは段階接合とした場合のPN接合に、逆
電圧を印加したときの電荷密度ρと電界Ｅの様子
を表している。横軸は接合面に垂直方向の長さを
示す。同図Ａでxp、xoはそれぞれＰ層、Ｎ層に拡
がるがる空間電荷領域（空乏層とも呼ばれる）幅
で、ｗ＝xp＋xoである。電荷密度ρは電子の電荷
ｑ（絶対値）にＰ層及びＮ層の不純物濃度NA及び
NDをかけたもので、それぞれ−qNA及びqNDと表
せる。Ｐ層及びＮ層の空間電荷領域中の接合の単
位面積当たりの全電荷qNA xp及びqND xoは互
いに等しい。同図Ｂは電界分布で同図Ａの電荷分
布の積分によつて得られる。これより所定逆電圧
を印加したときの空間電荷領域の幅Ｗがわかる。
一般のサイリスタのＮベース層は不純物濃度
NDが均一なＮ型基板の一部分を利用し基板主面
から不純物拡散によりＰゲート・ベース層を形成
するので、前記理想的な階段接合を形成しない
が、Ｐ層及びＮ層の空間電荷領域内の単位面積当
りの全電荷量は互いに等しく、その値がqND xo
となる。自己保護ブレークダウン電圧とNDがわ
かればxoが計算でき、凹部底面下方のＰ層の空間
電荷領域中の単位面積当たりの全電荷量を求める
ことができる。
NDが均一なＮ型基板の一部分を利用し基板主面
から不純物拡散によりＰゲート・ベース層を形成
するので、前記理想的な階段接合を形成しない
が、Ｐ層及びＮ層の空間電荷領域内の単位面積当
りの全電荷量は互いに等しく、その値がqND xo
となる。自己保護ブレークダウン電圧とNDがわ
かればxoが計算でき、凹部底面下方のＰ層の空間
電荷領域中の単位面積当たりの全電荷量を求める
ことができる。
次に第２図Ｃに示す凹部の深さは、凹部形成後
ドープするND xo（atoms／cm2）のＰ型不純物量
に対し、凹部底面下側の不純物量が省略できる程
度に小さく、極めて低濃度のP-層である必要が
あり、かつNA≫NDであることを考えると遷移領
域内でPN接合のごく近傍まで掘らなければなら
ない。
ドープするND xo（atoms／cm2）のＰ型不純物量
に対し、凹部底面下側の不純物量が省略できる程
度に小さく、極めて低濃度のP-層である必要が
あり、かつNA≫NDであることを考えると遷移領
域内でPN接合のごく近傍まで掘らなければなら
ない。
次に第１図を参照して本発明の実施例について
説明する。
説明する。
同図Ａに示すように、Ｎ型半導体基板２の両主
面よりＰ型不純物を拡散し、Ｐエミツタ層１、Ｐ
ゲートベース層３を形成、さらにＰゲートベース
層３にＮ型不純物を選択拡散し、主サイリスタの
Ｎエミツタ層４ａ、パイロツトサイリスタのＮエ
ミツタ層４ｂとを形成する。Ｎ型基板２の一部分
をＮベース層２とするNPNP４層構造となる。
面よりＰ型不純物を拡散し、Ｐエミツタ層１、Ｐ
ゲートベース層３を形成、さらにＰゲートベース
層３にＮ型不純物を選択拡散し、主サイリスタの
Ｎエミツタ層４ａ、パイロツトサイリスタのＮエ
ミツタ層４ｂとを形成する。Ｎ型基板２の一部分
をＮベース層２とするNPNP４層構造となる。
次に同図Ｂに示すように基板のカソード側主面
に酸化膜（SiO2）１２を形成し、この膜を保護
膜として凹部２０を形成する。凹部の形成は、ウ
エツトエツチング、CDEのようなドライエツチ
ング、砥石加工或いはこれら方法の併用などいろ
いろの方法が考えられる。本実施例では砥石加工
後、軽いウエツトエツチングにより凹部を形成し
た。また凹部底面２０ａの深さは、自己保護ブレ
ークダウン電圧をサイリスタに印加したとき、Ｐ
ゲートベース層３に生ずる空間電荷領域５に少な
くとも達する深さであり、さらに、接合１１の近
傍の導電型がＰ型からＮ型に遷移する領域内にあ
つて、後工程でドープする不純物量に対し省略で
きる低い濃度の位置、例えば1015atoms／cm3以下
の濃度の位置とする。この条件を満足すれば凹部
の深さは接合１１を超えても差支えない。
に酸化膜（SiO2）１２を形成し、この膜を保護
膜として凹部２０を形成する。凹部の形成は、ウ
エツトエツチング、CDEのようなドライエツチ
ング、砥石加工或いはこれら方法の併用などいろ
いろの方法が考えられる。本実施例では砥石加工
後、軽いウエツトエツチングにより凹部を形成し
た。また凹部底面２０ａの深さは、自己保護ブレ
ークダウン電圧をサイリスタに印加したとき、Ｐ
ゲートベース層３に生ずる空間電荷領域５に少な
くとも達する深さであり、さらに、接合１１の近
傍の導電型がＰ型からＮ型に遷移する領域内にあ
つて、後工程でドープする不純物量に対し省略で
きる低い濃度の位置、例えば1015atoms／cm3以下
の濃度の位置とする。この条件を満足すれば凹部
の深さは接合１１を超えても差支えない。
次に自己保護ブレークダウン電圧をサイリスタ
に印加したとき同図Ｂに示すＮベース層２に生ず
る空間電荷領域の基板の厚さ方向の深さ｜（cm）
とＮベース層２の不純物濃度ND（atoms／cm3）と
の積ND｜（atoms／cm2）に等しいＰ型不純物量
（atoms／cm2）１３を同図Ｃに示すように凹部底
面からドープする。このドーピングは精密な不純
物制御が望ましく、イオン注入技術により正確に
制御する。不純物はボロン(B)でもカリウム（Ga）
でもＰ型となるものなら何でも良い。 次に同図
Ｄに示すように熱処理により注入イオンの活性化
と不純物拡散を行い所望のPN接合２１を形成す
る。
に印加したとき同図Ｂに示すＮベース層２に生ず
る空間電荷領域の基板の厚さ方向の深さ｜（cm）
とＮベース層２の不純物濃度ND（atoms／cm3）と
の積ND｜（atoms／cm2）に等しいＰ型不純物量
（atoms／cm2）１３を同図Ｃに示すように凹部底
面からドープする。このドーピングは精密な不純
物制御が望ましく、イオン注入技術により正確に
制御する。不純物はボロン(B)でもカリウム（Ga）
でもＰ型となるものなら何でも良い。 次に同図
Ｄに示すように熱処理により注入イオンの活性化
と不純物拡散を行い所望のPN接合２１を形成す
る。
次に同図Ｅに示すように、凹部表面にモリブデ
ンシリサイド（Mo Si2）膜１７を被着した後、
従来の方法によりアルミニウム（Al）からなる
アノード電極６、カソード電極７、増幅ゲート電
極９及びゲート電極１８を形成する。ゲート電極
には通常Alが用いられる。しかし、AlとSiとの
オーミツクコンタクトをよくするために、高温で
焼結（シンター）してAl−Si合金層を作る工程
がある。これはせつかく凹部底面下の不純物量を
制御しても、この合金層によつて不純物量が異な
つてしまう。このことから、Alのシンター温度
ではSiと合金層を作らないモリブデンシリサイド
等のような金属をAl蒸着前に凹部表面に形成し
ておくことが望ましい（特許請求の範囲第３項参
照）。
ンシリサイド（Mo Si2）膜１７を被着した後、
従来の方法によりアルミニウム（Al）からなる
アノード電極６、カソード電極７、増幅ゲート電
極９及びゲート電極１８を形成する。ゲート電極
には通常Alが用いられる。しかし、AlとSiとの
オーミツクコンタクトをよくするために、高温で
焼結（シンター）してAl−Si合金層を作る工程
がある。これはせつかく凹部底面下の不純物量を
制御しても、この合金層によつて不純物量が異な
つてしまう。このことから、Alのシンター温度
ではSiと合金層を作らないモリブデンシリサイド
等のような金属をAl蒸着前に凹部表面に形成し
ておくことが望ましい（特許請求の範囲第３項参
照）。
以上の製造方法によりサイリスタを作れば、順
方向の過電圧がサイリスタに印加された場合、過
電圧の立上りの過渡電圧が、自己保護ブレークオ
ーバ電圧に達すると、凹部でパンチスルーが起こ
り、これによる電流がパイロツトサイリスタのゲ
ート電流となり、パイロツトサイリスタがターン
オンし、引き続き主サイリスタもターンオンし、
過電圧からサイリスタは保護される。
方向の過電圧がサイリスタに印加された場合、過
電圧の立上りの過渡電圧が、自己保護ブレークオ
ーバ電圧に達すると、凹部でパンチスルーが起こ
り、これによる電流がパイロツトサイリスタのゲ
ート電流となり、パイロツトサイリスタがターン
オンし、引き続き主サイリスタもターンオンし、
過電圧からサイリスタは保護される。
本発明の製造方法は、パイロツトサイリスタを
有しないサイリスタに対し、或いは通常の電気ト
リガサイリスタに対しても、光トリガサイリスタ
に対しても適用できることは勿論である。
有しないサイリスタに対し、或いは通常の電気ト
リガサイリスタに対しても、光トリガサイリスタ
に対しても適用できることは勿論である。
［発明の効果］
パンチスルー型の過電圧保護機能付サイリスタ
の従来の製造方法では、製造の途中工程で自己保
護ブレークオーバ電圧を精度よく決定することが
困難であつたり、或いはペレツト１つ１つについ
てブレークオーバ電圧をモニターしながら凹部を
形成するなど量産に向いていなかつたりの問題点
があつた。本発明の製造方法では、前述のように
ウエーハ途中工程で凹部底面下の低濃度P-層に
ドープする不純物量を制御さえすれば、ばらつき
のない自己保護ブレークダウン電圧が容易に得ら
れる。また不純物量は例えばイオン注入法で容易
に制御でき、量産性にすぐれていると共に既存の
技術で製作可能である。
の従来の製造方法では、製造の途中工程で自己保
護ブレークオーバ電圧を精度よく決定することが
困難であつたり、或いはペレツト１つ１つについ
てブレークオーバ電圧をモニターしながら凹部を
形成するなど量産に向いていなかつたりの問題点
があつた。本発明の製造方法では、前述のように
ウエーハ途中工程で凹部底面下の低濃度P-層に
ドープする不純物量を制御さえすれば、ばらつき
のない自己保護ブレークダウン電圧が容易に得ら
れる。また不純物量は例えばイオン注入法で容易
に制御でき、量産性にすぐれていると共に既存の
技術で製作可能である。
これにより、自己保護ブレークダウン電圧のば
らつきが少ないサイリスタを、通常のサイリスタ
と同等の歩留、コストで量産できる製造方法を提
供することができた。
らつきが少ないサイリスタを、通常のサイリスタ
と同等の歩留、コストで量産できる製造方法を提
供することができた。
なお、この素子を使用すれば、装置側で従来設
けていた過電圧保護回路は必要なく、それに伴な
う容積も減らすことになり、コストダウン、高信
頼性という効果が得られる。また自己保護ブレー
クダウン電圧値に温度依存性がなく、装置の設計
も容易にできる。
けていた過電圧保護回路は必要なく、それに伴な
う容積も減らすことになり、コストダウン、高信
頼性という効果が得られる。また自己保護ブレー
クダウン電圧値に温度依存性がなく、装置の設計
も容易にできる。
第１図は本発明の過電圧保護機能付サイリスタ
の製造方法の主要工程を示す要部断面図、第２図
は本発明の理論的根拠を説明する図で、同図Ａ及
びＢはPN階段接合に逆電圧を印加したときの空
間電荷領域の電荷密度及び電界を示す図、同図Ｃ
はＰゲート・ベース層とＮベース層との接合の断
面図、第３図は従来のパンチスルー型サイリスタ
の一例を示す断面図、第４図はパンチスルーする
ゲート・ベース層部分の厚さとそのブレークダウ
ン電圧との関係を示す図である。 １……Ｐエミツタ層、２……Ｎベース層（Ｎ型
半導体基板）、３……Ｐゲート・ベース層、４ａ
……主サイリスタのＮエミツタ層、４ｂ……パイ
ロツトサイリスタのＮエミツタ層、５……空間電
荷領域、６……アノード電極、７……カソード電
極、８，１８……ゲート電極、９……増幅ゲート
電極、１０，２０……凹部、１０ａ，２０ａ……
凹部底面、１１，２１……接合、１３……ND｜
（atoms／cm2）に等しいＰ型不純物、ND……Ｎベ
ース層のドナー不純物濃度、NA……Ｐゲート・
ベース層のアクセプタ不純物濃度。
の製造方法の主要工程を示す要部断面図、第２図
は本発明の理論的根拠を説明する図で、同図Ａ及
びＢはPN階段接合に逆電圧を印加したときの空
間電荷領域の電荷密度及び電界を示す図、同図Ｃ
はＰゲート・ベース層とＮベース層との接合の断
面図、第３図は従来のパンチスルー型サイリスタ
の一例を示す断面図、第４図はパンチスルーする
ゲート・ベース層部分の厚さとそのブレークダウ
ン電圧との関係を示す図である。 １……Ｐエミツタ層、２……Ｎベース層（Ｎ型
半導体基板）、３……Ｐゲート・ベース層、４ａ
……主サイリスタのＮエミツタ層、４ｂ……パイ
ロツトサイリスタのＮエミツタ層、５……空間電
荷領域、６……アノード電極、７……カソード電
極、８，１８……ゲート電極、９……増幅ゲート
電極、１０，２０……凹部、１０ａ，２０ａ……
凹部底面、１１，２１……接合、１３……ND｜
（atoms／cm2）に等しいＰ型不純物、ND……Ｎベ
ース層のドナー不純物濃度、NA……Ｐゲート・
ベース層のアクセプタ不純物濃度。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の頂面から底面にわたる一導電型
エミツタ層、反対導電型ゲート・ベース層、一導
電型ベース層及び反対導電型エミツタ層の４層構
造を有するサイリスタを製造するにあたり、前記
ゲート・ベース層が一部基板頂面に露出する面か
ら凹部を掘り、その深さが所定順電圧をサイリス
タに印加したときの前記ゲート・ベース層に生ず
る空間電荷領域に少なくとも達し、さらに前記両
ベース層の接合近傍に至る凹部を形成する工程
と、前記所定順電圧により前記ベース層に生ずる
空間電荷領域の基板の厚さ方向の深さ｜（cm）と
前記ベース層の一導電型不純物濃度ND（atoms／
cm3）との積ND｜（atoms／cm2）に実質的に等しい
反対導電型不純物量（atoms／cm2）を前記凹部底
面からドープする工程と、前記凹部表面に電極を
形成する工程とを具備することを特徴とするパン
チスルー型過電圧保護機能付半導体装置の製造方
法。 ２ 反対導電型不純物を前記凹部底面からイオン
注入法によりドープする特許請求の範囲第１項記
載の過電圧保護機能付半導体装置の製造方法。 ３ 半導体基板がシリコンから成り、前記凹部表
面にシリコンと合金を形成しない金属を被着した
後、電極を形成する特許請求の範囲第１項又は第
２項記載の過電圧保護機能付半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294364A JPH01136369A (ja) | 1987-11-21 | 1987-11-21 | 過電圧保護機能付半導体装置の製造方法 |
| EP88119221A EP0317915B1 (en) | 1987-11-21 | 1988-11-18 | Method of manufacturing semiconductor device with overvoltage self-protection |
| US07/272,842 US4929563A (en) | 1987-11-21 | 1988-11-18 | Method of manufacturing semiconductor device with overvoltage self-protection |
| DE3888462T DE3888462T2 (de) | 1987-11-21 | 1988-11-18 | Verfahren zur Herstellung einer gegen Überspannungen selbst-geschützten Halbleiteranordnung. |
| CA000583515A CA1293334C (en) | 1987-11-21 | 1988-11-18 | Method of manufacturing semiconductor device with overvoltage self-protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294364A JPH01136369A (ja) | 1987-11-21 | 1987-11-21 | 過電圧保護機能付半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01136369A JPH01136369A (ja) | 1989-05-29 |
| JPH0469823B2 true JPH0469823B2 (ja) | 1992-11-09 |
Family
ID=17806754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62294364A Granted JPH01136369A (ja) | 1987-11-21 | 1987-11-21 | 過電圧保護機能付半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4929563A (ja) |
| EP (1) | EP0317915B1 (ja) |
| JP (1) | JPH01136369A (ja) |
| CA (1) | CA1293334C (ja) |
| DE (1) | DE3888462T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243205A (en) * | 1989-10-16 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device with overvoltage protective function |
| EP0446438B1 (de) * | 1990-03-12 | 1996-05-01 | Siemens Aktiengesellschaft | Verfahren zur definierten Spannungseinstellung bei überkopfzündfesten Halbleiterbauelementen und Halbleiterbauelemente mit definierter Überkopfzündspannung |
| US5240865A (en) * | 1990-07-30 | 1993-08-31 | Texas Instruments Incorporated | Method of forming a thyristor on an SOI substrate |
| US5204273A (en) * | 1990-08-20 | 1993-04-20 | Siemens Aktiengesellschaft | Method for the manufacturing of a thyristor with defined lateral resistor |
| JP2960506B2 (ja) * | 1990-09-19 | 1999-10-06 | 株式会社日立製作所 | ターンオフ形半導体素子 |
| JP3155797B2 (ja) * | 1991-12-26 | 2001-04-16 | 株式会社日立製作所 | 過電圧自己保護型半導体装置、及び、それを使用した半導体回路 |
| US7736976B2 (en) * | 2001-10-04 | 2010-06-15 | Vishay General Semiconductor Llc | Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands |
| US6649477B2 (en) * | 2001-10-04 | 2003-11-18 | General Semiconductor, Inc. | Method for fabricating a power semiconductor device having a voltage sustaining layer with a terraced trench facilitating formation of floating islands |
| US6686244B2 (en) * | 2002-03-21 | 2004-02-03 | General Semiconductor, Inc. | Power semiconductor device having a voltage sustaining region that includes doped columns formed with a single ion implantation step |
| CN108767007B (zh) * | 2018-06-04 | 2021-01-22 | 电子科技大学 | 一种具有挖槽埋氧电流阻挡层的光控晶闸管 |
| US11362237B2 (en) * | 2020-06-02 | 2022-06-14 | Facebook Technologies, Llc | High-efficiency red micro-LED with localized current aperture |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH594984A5 (ja) * | 1976-06-02 | 1978-01-31 | Bbc Brown Boveri & Cie | |
| US4555845A (en) * | 1982-10-13 | 1985-12-03 | Westinghouse Electric Corp. | Temperature stable self-protected thyristor and method of producing |
| IE840248L (en) * | 1983-02-18 | 1984-08-18 | Westinghouse Electric Corp | Light activated power transistor |
| US4514898A (en) * | 1983-02-18 | 1985-05-07 | Westinghouse Electric Corp. | Method of making a self protected thyristor |
| US4516315A (en) * | 1983-05-09 | 1985-05-14 | Westinghouse Electric Corp. | Method of making a self-protected thyristor |
| IE861474L (en) * | 1985-06-20 | 1986-12-20 | Tsnii Kozhevenno Obuvnoi Ptomy | Temperature stable self-protected thyristor and method of¹producing |
-
1987
- 1987-11-21 JP JP62294364A patent/JPH01136369A/ja active Granted
-
1988
- 1988-11-18 DE DE3888462T patent/DE3888462T2/de not_active Expired - Fee Related
- 1988-11-18 EP EP88119221A patent/EP0317915B1/en not_active Expired - Lifetime
- 1988-11-18 CA CA000583515A patent/CA1293334C/en not_active Expired - Lifetime
- 1988-11-18 US US07/272,842 patent/US4929563A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01136369A (ja) | 1989-05-29 |
| EP0317915A2 (en) | 1989-05-31 |
| CA1293334C (en) | 1991-12-17 |
| DE3888462T2 (de) | 1994-07-21 |
| US4929563A (en) | 1990-05-29 |
| DE3888462D1 (de) | 1994-04-21 |
| EP0317915B1 (en) | 1994-03-16 |
| EP0317915A3 (en) | 1990-04-11 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |