JPH01274471A - サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、陽極側電極を備えるｐ型エミッタ、ｎ型ベ
ースｐ型ベースおよび陰極側電極を備えるｎ型エミッタ
から構成され、ｐ型ベースはｎ導電型半導体基体の上面
にはめ込まれたｐ導電型ベース区域から成り、ｐ型エミ
ッタは半導体基体の下面にはめ込まれたｐ導電型半導体
層から成り、ｎ型エミッタはｐ型ベース区域にはめ込ま
れた１つ又はそれ以上の半導体区域によって形成される
正と負の阻止能力が高いサイリスタとその製法に関する
ものである。

（従来の技術〕 この種のサイリスタの一例は文献ホフマン（Ａ。

Ｈｏｆｆｍａｎｎ）およびシュドツカ−（に、５ｔｏｃ
ｋｅｒ）著［サイリスタ・ハンドブーツ（Ｔｈｙｒｉｓ
ｔｏｒ−Ｈａｎｄｂｕｃｈ）Ｊ　Ｖｅｒｌａｇ　Ｓｉｅ
ｍｅｎｓ　ＡＧ　％　１９６５．３７−３８頁に記載さ
れ公知である。又文献ティラー（Ｐ、Ｄ、Ｔａｙｌｏｒ
）著「サイリスタ・デザイン・アンド、リアライゼーシ
ョン（Ｔｈｙｒｉｓｔｏｒ　Ｄｅｓｉｇｎ　ａｎｄ　Ｒ
ｅａｌｉｚａｔｉｏｎ）　　Ｊ　　Ｊｏｈｎ　Ｗｉｌｅ
ｙ　ａｎｄ　５ｏｎｓ、　、１９８７．２８−３５頁に
記載されているように、サイリスタの陽極と陰極との間
に陽極を高電位としてブロッキング電圧を印加するとｎ
型ベースとｐ型ベースの間のｐｎ接合に逆方向バイアス
がかけられる。

これに反して陽極と陰極の間に陰極を高電位として逆方
向電圧を印加するとｎ型ベースとｐ型エミッタの間のｐ
ｎ接合に逆方向バイアスがかけられる。印加されたブロ
ッキング電圧がサイリスタの正の阻止能（順方向ブロッ
キング能力）を決定する所定限界値を超えるとｎ型ベー
スとｐ型ベースの間のｐｎ接合に降伏が起こり、サイリ
スタが意図に反してトリガされ場合によっては大きな負
荷を受ける。他方印加された逆方向電圧がサイリスタの
負の阻止能（逆方向ブロッキング能力）を決定する所定
限界値を超えるとｎ型ベースとｐ型エミッタの間のｐｎ
接合になだれ降伏が起こり、サイリスタは一般に熱的に
過負荷を受は破壊される。

このｐｎ接合が半導体表面に達する点で電界強度が表面
電荷と境界形状の影響に基づいて急上昇する。これによ
って体積阻止能に到達する前にデバイスの縁端において
早期の降伏が起こる。このことから逆方向にバイアスさ
れたｐｎ接合の縁端に生ずる表面電界強度を低下させる
ことが問題となった。

半導体物体に拡散形成された半導体区域を残りの部分か
ら分離する平面ｐｎ接合の表面側降伏電圧を高めるため
この半導体区域の横の拡がりを画定する開孔の外側にそ
れよりも小さい補助開孔を持つ拡散マスクを使用し、ド
ーパントの拡散に際して半導体区域を画定するマスク開
孔の周縁からの間隔が増すにつれて半導体物体の境界面
に次第に近づくドーピング・プロフィルが得られるよう
にすることはヨーロッパ特許出潮公開第１７６７７８号
公報により公知である。

〔発明が解決しようとする課題〕

この発明の目的は、冒頭に挙げた種類のサイリスタを改
良して簡単な構成にも拘らず高い正ならびに負の阻止能
を示すようにすることである。

〔課題を解決するための手段〕

この目的は特許請求の範囲の請求項１に特徴として挙げ
た構成とすることによって達成される。

〔発明の効果〕

この発明によって得られる利点は、正と負の阻止能を決
定する両方のｐｎ接合がサイリスタの半導体基体の上面
に設けられていて容易に所望の高い阻止能を確保する形
態とすることができることである。特に高い負の阻止能
が達成されるにも拘らず、サイリスタ半導体の下面全体
が熱放出基板例えばモリブデン板との結合のための接触
面として使用されることは有利である。更に両阻止性ｐ
ｎ接合の縁端区域はそれらがサイリスタの同じ側に設け
られていることにより、例えば非晶質シリコン、ガラス
又はＳ　Ｉ　Ｐ　ＯＳ　（ｓｅ１１ｔ−４ｎｓｕｌａｔ
ｉｎｇｐｏｌｙｓｉｌｉｃｏｎ）から成る表面安定化層
を設けるかあるいはフィールド板を使用することにより
、公知のサイリスタの場合よりも著しく簡単なやり方で
高い表面電界強度に対して保護することができる。

特許請求の範囲の請求項２にはこの発明の存利な実施態
様が示され、同３ないし５にはこの発明によるサイリス
タの有利な製造方法が示されている。

〔実施例〕

図面を参照してこの発明を更に詳細に説明する。

第１図は例えばドーパント密度的Ｉ　Ｑ”ｃｍ−’にｎ
型ドープされたシリコン半導体基体１にｐ導電型ベース
区域２がはめ込まれているものの断面を示す、このベー
ス区域２は平面ｐｎ接合３によって半導体基体１の残り
の部分から分離される。ｐｎ接合３はその中央部では半
導体基体１の上面１ａにほぼ並行し、その縁端区域は上
面１ａに徐々に近づき、画面に垂直に伸びる線４におい
てそこに到達する。ベース区域２のドーパントとしては
例えばＡＩ！、Ｇａ又はＢが考えられ、ドーピング密度
は破線５から右の中央部分では約ＩＱ１１ｃｍ−３であ
り、線５から左の部分では次第に低下して線４において
約ＩＱＩ３０．−３となる。ベース区域２にはｎ導電型
のエミッタ区域６がはめ込まれ、半導体基体１の上面１
ａにおいて陰極接続端８を備える陰極側電極７がこの区
域に接触する。更に別のｎ導電型エミッタ区域がベース
区域２にはめ込まれているとそのそれぞれに陰極側電極
の対応部分が接触し、これらの部分は互いに導電結合さ
れて端子８に導かれる。ベース区域２にはゲーＰｉ極９
が接触し、サイリスタのトリガリングに際して接続端１
０を通して正のトリガ電圧パルスが加えられる。サイリ
スタのｐ型エミッタは半導体基体１の下面１ｂに設けら
れたＰ導電型半導体層１１から成り、その下に陽極接続
端１３を備える陽極側電極１２が設けられる。ベース区
域２の下で半導体Ｆｉｌｌの上方にある半導体基体部分
１４はサイリスタのｎ型ベースを構成する。

ｐ導電型半導体層１１はｐ導電型側方領域１５に続く。

この領域１５は半導体基体の横の縁端１６にあってその
下面１ｂから上面１ａまで延びている。更に半導体基体
１の上面にはｐ導電型半導体領域１７が設けられ、上面
１ａに接する側方領域１５の部分から始まって上面１ａ
に沿いｐ型ベース区域２の横の境界４まで拡がっている
。半導体領域１７は平面ｐｎ接合１８によって半導体基
体部分１４から分離されているが、このｐｎ接合１８は
上面１ａにほぼ並行し右側の終縁端区域において上面１
ａに近づき、画面に垂直の線２０で上面に達する。この
線２０は半導体領域１７の横の境界となる。ｐ導電型半
導体層１１と側方領域１５ならびに破線１９の左側にあ
る半導体領域１７の部分のドーピング密度はほぼ１８”
ｃｍ−’である。線１９の右側ではドーピング密度がこ
の値から始まって横の境界２０に向かうて低下し、そこ
で約１０”Ｃｌ１１−’となる。ｎ導電型半導体区域２
１は、ｐ型ベース区域２と半導体領域１７の横の境界４
と２０の間のほぼ中央に上面１ａまで拡がるようにはめ
込まれていると有利である。この場合半導体区域２１の
ドーピング密度は例えば１０”ＣＩ　−’とすることが
できる。第１図に示されているｐｎ接合３と１８の終縁
端部の区域の凹部は製造技術上の理由で設けられたもの
に過ぎないから特に説明はしない。

接続端１０．１３にブロッキング電圧を印加すると、逆
方向バイアスされたｐｎ接合３に沿って上方と下方の境
界が破線２２と２３で与えられる空間電荷領域が形成さ
れる。前述の終縁端４の区域におけるｐｎ接合面の形状
に基づき空間電荷領域２２．２３は上面１ａにおいて矢
印２４で示すように拡がっている。この拡がりによって
ブロッキング電圧の影響の下にｐｎ接合３に発生した表
面電界強度が低下して所望の高い正の阻止能が達成され
る。

接続端１０．１３に逆電圧が印加されると、この場合逆
方向にバイアスされたｐｎ接合１８ならびに同じく逆方
向にバイアスされた１１，１５および１４の間のｐｎ接
合に沿って空間電荷領域が形成される。この領域の境界
は境界線２５と２６で示される。矢印２７はｐｎ接合１
８の形状に基づく半導体基体１の上面１ａにおいての空
間電荷領域の拡がりを示す、これによってｐｎ接合１８
の縁端部分２０に生じた表面電界強度が低下して所望の
高い負の阻止能が達成される。

半導体基体ｌの部分１４よりも著しく高濃度にドープさ
れたｎ導電型半導体区域２１は、上面１ａにおいての空
間電荷領域２２．２３および２５．２６の拡がりを限定
する０区域２１が無いと、その他の条件を同じにして横
の境界４と２０の間隔を更に拡げて半導体基体の部分１
４内に更に深く拡がった空間電荷領域が境界４と２０の
間の間隙を完全に埋めることができないようにしなけれ
ばならない。

第１図のサイリスタの製作に当たってはｎ導電型半導体
基体１を出発物質とするのが効果的である。その場合第
２図に示すようにｐ型ドーパント例えばＡ１．を基体１
の境界面から始まり破線２８によって残りの半導体基体
部分から区切られている領域にプレデポジシロンと呼ば
れている予備拡散工程により入れる。その際適当な拡散
源を使用し所定の温度例えば１０６０　”Ｃにおいて所
定の時間例えば７時間処理して境界面を通してドーパン
トを領域２８に入れる。この過程は半導体基体１の境界
面区域にガス相からドーパントを入れる操作として見て
もよい、領域２８の侵入深さは例えば１００μ−であり
、境界面の直接近傍におけるドーパント密度は約１０”
ｃｍ−”である、続く工程段において領域２日が第２図
に示すように構造化されて凹部２９ないし３５が設けら
れる。この工程を詳細に述べれば、まず上面１ａがエツ
チングマスク層で覆われ、公知のフォトリソグラフィに
より構造化されて凹部２９ないし３５が作られる個所で
除去される。続くエツチング過程において破線２８にま
で達する深さの凹部２９ないし３５が作られる。半導体
基体１が円盤形のとき、凹部２９ないし３５の底面は同
心円の形にするのが効果的である０個々の凹部の幅をＷ
とし、隣り合った凹部の間の間隔をｄとするとき凹部２
９ないし３１に対するｄ／ｗの値は終縁端４に近づくに
つれて低下する。同様に凹部３２ないし３５に対するｄ
　／　ｗの値も終縁端２０に近づくにつれて低下する。

ここで凹部３２はｐ型ベース区域２の終縁端４と領域１
７の縁端２０の間の横の間隔を決定する。

続いて後拡散と呼ばれている例えば約１２４０°Ｃ５２
０時間の熱処理が拡散マスクを除去した後の半導体基板
１に対して行われ、領域２８に入れられたドーパント原
子が第２図に残されている領域２８の部分から半導体基
体１の内部に向かって拡散して最終的にｐｎ接合３．１
８．３６および３７が作られる。これによって第１図に
示した半導体部分２．１１．１５および１７が形成され
る。

その際凹部２９ないし３５によって包囲された半導体基
体１の上面１ａの部分の下にｐ型ベース区域２の内側部
分が形成される。続く拡散過程においてｎ導電型区域６
と２１が半導体基体１にはめ込まれ、続いて区域６．２
および１１に電極７．９および１２が設けられる。

第２図について説明した製造方法はその大部分が、ヨー
ロッパ特許出願公開第０２６２３５６号公報に述べられ
ているｐｎ接合の製造方法に対応するものである。

第３図はこの発明によるサイリスタの別の製法を示すも
のである。ここでは半導体基体１の上面１ａに開孔３８
ないし４５があけられているドーピングマスクＭが設け
られる。開孔３８ないし４１は境界線４に近づくに従っ
て小さくなり、開孔４２ないし４４は境界線２ｏに近づ
くに従って小さくなる。開口３８はｐ型ベース区域２の
内方部分を画定するのに対して、著しく小さい開孔３９
ないし４１は区域２の縁端区域を画定する。縁端側の開
孔４５はｐ導電型半導体領域１７の大部分を画定するの
に対して、著しく小さい開孔４２ないし４４は領域１７
の縁端区域を画定する。その際区域２．１１．１５およ
び１７の形成に必要なドーパントは拡散過程によって半
導体基体１に入れられ、ｐｎ接合３と１８の外に区域１
１．１５および１４の間のｐｎ接合が直接作られる。ド
ーピングマスクＭの除去後区域６と２１が上記のように
はめ込まれ、区域６．２および１１に電極７．９および
１２が設けられる。この種の製法の一例は既にヨーロッ
パ特許出願公開第０１７６７７８号公報に記載されてい
る。

この発明によるサイリスタの製造に際して第４図に示し
たウェーハ形のｎ導体型半導体基体４６を出発物質とし
てその表面に複数のサイリスタを設ける場合には、各サ
イリスタを互いに分離する境界面４７に公知のｐ型分離
拡散を実施する。これはｐ型ドーパントのマスク拡散と
考えることができるものであって、これによってｐ型拡
散区域４８と４９が半導体基体の上面１ａから、区域５
０と５１がその下面１ｂからはめ込まれる。その際区域
４８と５０の侵入深さは連続したｐ導電型拡散区域４８
．５０が形成されるように選ばれる。

同様にして区域４９と５１も連続した拡散区域を形成す
る。続いて半導体基体４６に含まれるサイリスタ全体に
第２図又は第３図について説明した工程段を実施するこ
とができる。第４図では区域２．１７および１１の外に
ｎ型エミッタ区域６と６ａが第２図について説明した工
程段又は第３図について説明した工程段によって作られ
ている。

区域２１もこの場合上記の製法によってはめ込まれる０
次いで個々のサイリスタが例えばレーザー光照射、のこ
引き等の方法により境界面４７に沿って分割され、電極
７．９および１１が設けられる。そのｉｎ型エミッタ区
域６ａに対しては電極７と共に接続端８に結ばれた電極
部分７ａが設けられる０分割によりほぼ半分になったｐ
型拡散区域４８と５０又は４９と５１の分割面４７に接
する部分が、第４図の実施Ｂ３においてサイリスタの側
方領域１５を形成する。

この発明による製法において、半導体基体内にｐ導電型
区域を画定する上記の拡散工程段の代わりにイオン注入
工程段を実施することも可能である。特に分離拡散区域
４８ないし５１に対しては深部イオン注入又は高エネル
ギーイオン注入を行うことができる。

【図面の簡単な説明】

第１図はこの発明によるサイリスタの断面を示し、第２
図と第３図はこの発明のサイリスタを製造する第１と第
２の方法の中途の段階を示し、第４図はこの発明の別の
実施例の断面を示す。 １・・・半導体基体 ２・・・ｐ型ベース区域 ６・・・ｎ１Ａｔ型半導体区域 １１・・・ｐ導電型半導体層 １２・・・陽極側電極 ７・・・陰極側電極

Claims (1)

1. 【特許請求の範囲】 １）陽極側電極（１２）を備えるｐ型エミッタ、ｎ型ベ
   ース、ｐ型ベースおよび陰極側電極（７）を備えるｎ型
   エミッタから構成され、ｐ型ベースはｎ導電型半導体基
   体（１）の上面にはめ込まれたｐ導電型ベース区域（２
   ）から成り、ｐ型エミッタは半導体基体（１）の下面（
   １ｂ）にはめ込まれたｐ導電型半導体層（１１）から成
   り、ｎ型エミッタはｐ型ベース区域（２）にはめ込まれ
   た１つ又はそれ以上のｎ導電型半導体区域（６）によっ
   て形成される正と負の阻止能力が高いサイリスタにおい
   て、ｐ導電型ベース区域（２）が、半導体基体（１）の
   上面（１ａ）に平行しその縁端区域でこの上面に徐々に
   近づく平面状の第１ｐｎ接合（３）によってその下にあ
   ってｎ型ベースを構成する半導体基体部分（１４）から
   分離されていること、ｐ導電型半導体層（１１）が下面
   から上面まで拡がり半導体基体の横拡がりを限定してい
   るｐ導電型側方領域（１５）に続いて半導体基体の上面
   部分に形成されたｐ導電型半導体領域（１７）に移行し
   ていること、この領域（１７）がｐ導電型側方領域（１
   ５）から始まって半導体基体の上面（１ａ）に沿ってｐ
   型ベース区域（２）の終縁端（４）に向かって拡がり、
   上面（１ａ）に向かって極めて徐々に近づく平面状の第
   ２ｐｎ接合（１８）によってその下にある半導体基体部
   分（１４）から分離されていることを特徴とするサイリ
   スタ。 ２）半導体基体（１）の上面（１ａ）においてｐ型ベー
   ス区域の終縁端（４）とｐ導電型半導体領域（１７）の
   間にｎ導電型区域（２１）が半導体基体（１）のｎ型ベ
   ース形成部分（１４）にはめ込まれていることを特徴と
   する請求項１記載のサイリスタ。 ３）ｎ導電型半導体基体（１）を出発物質とすること、
   ｐ型ドーパントを半導体基体（１）の境界面から始まる
   領域（２８）内に全面的に入れること、この領域（２８
   ）にフォトリソグラフィ工程段とそれに続くマスク・エ
   ッチング過程により半導体基体（１）の上面に凹部（２
   ９ないし３５）が設けられ、その１つ（３２）がｐ型ベ
   ース区域（２）の終縁端（４）のｐ型半導体領域（１７
   ）の縁端からの横方向間隔を決定すること、これらの凹
   部の外側にある領域（２８）の部分に入れられたｐ型ド
   ーパントがテンパー処理によって半導体基体（１）の深
   部に向かって拡散すること、凹部（２９ないし３５）に
   よって囲まれている半導体基体上面（１ａ）の部分の下
   にｐ型ベース区域（２）の内側部分が形成されそこに１
   つ又はそれ以上のｎ型エミッタ区域（６）がはめ込まれ
   ることを特徴とする請求項１記載のサイリスタの製造方
   法。 ４）ｎ導電型半導体基体を出発物質としてその上面（１
   ａ）が開孔（３８ないし４５）を備えるドーピングマス
   ク（Ｍ）で覆われること、これらの開孔の中第１のもの
   （３８）はｐ型ベース区域の内側部分を画定し、残りの
   著しく小さい開孔（３９ないし４１）はその縁端区域を
   画定し、更にその中の縁端側にある第２の開孔（４５）
   はｐ導電型半導体領域（１７）の大部分を画定し、それ
   以外の著しく小さい開孔（４２ないし４４）はｐ導電型
   半導体領域（１７）の縁端区域を画定すること、ｐ型ド
   ーパントが拡散又はイオン注入によって半導体基体（１
   ）に入れられ、その際マスク（Ｍ）を通して入れられた
   ドーパントがｐ型ベース区域（２）とｐ導電型半導体領
   域（１７）とをその平面ｐｎ接合と共に作ること、ｐ型
   ベース区域に１つ又はそれ以上のｎ型エミッタ区域（６
   ）がはめ込まれることを特徴とする請求項１記載のサイ
   リスタの製造方法。 ５）多数のサイリスタ間の境界を作る分離拡散又は深部
   イオン注入（４８ないし５１）が行われているウェーハ
   状のｎ導電型半導体基体（４６）を出発物質とすること
   、このように画定されたサイリスタ中の多数又はその全
   部に対してその上面には共通に所属ｐ型ベース区域（２
   ）とｐ導電型半導体領域が設けられ、その下面には共通
   に所属ｐ型半導体層（１１）が設けられること、続いて
   サイリスタに所属電極が設けられ、それに続いて分離拡
   散又は深部イオン注入の区域において個々のサイリスタ
   に分割され、その際分離拡散又は深部イオン注入の部分
   がそれぞれ個々のサイリスタの横の境界面全体に亘って
   拡がることを特徴とする請求項１記載のサイリスタの製
   造方法。